KR920008842A - 반도체 기판 상에서 도우핑된 폴리시드층을 생성시키는 방법 - Google Patents

반도체 기판 상에서 도우핑된 폴리시드층을 생성시키는 방법 Download PDF

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Abstract

내용 없음

Description

반도체 기판 상에서 도우핑된 폴리시드층을 생성시키는 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 10도는 전반적인 p+-게이트 살리시드-CMOS공정을 나타낸 도면.

Claims (13)

  1. (a)단결정이 아닌 실리콘층(12,12a)를 반도체 기판(11)상에서 생성시키고, (b)실리콘(12,12a)을 예비 도우핑시키고, (c)금속 실리드층(13a)을 실리콘층(12,12a)상에서 생성시키고, 이와같이해서 실리콘과 금속 실리드로 이루어진 폴리시드층(14)을 형성시키고, (d)이것의 형성후, 폴리시드층(14)을 이식(15)의 도움으로 최종값의 도펀트 농도까지 도우핑시키는 단계로 이루어지는, 반도체 기판상에서 도우핑된 폴리시드층을 생성시키는 방법.
  2. 제1항에 있어서, 실리콘층(12,12a)이 폴리실리콘층으로서 생성됨을 특징으로 하는 방법.
  3. 제1항 또는 2항에 있어서, 금속 실리시드층(13a)이 티탄, 텅스텐, 몰리브텐, 코발트, 니켈 및 플라티눔중 하나이상의 금속의 실리시드를 함유함을 특징으로 하는 방법.
  4. 제1항 내지 3항중 어느 한 항에 있어서, (a)금속층(13)을 실리콘층(12)에 용착시키고, (b)열처리의 도움으로, 실리콘층 일부를 그 위에 용착된 금속층(13)과의 반응에 의해 금속 실리시드층(13a)으로 전환시키는 단계를 포함함을 특징으로 하는 방법.
  5. 제4항에 있어서, (a)열처리하는 동안 금속 실리시드를 형성하기 위해 금속층(340,540)과 반응하지 않는 재료로 구성된, 표면 가리움 구조물(24,31,44,51)이 용착되는 실리콘 기판(21,41)을 반도체 기판으로 사용하고, (b)실리콘층(26,46)을 금속층(340,540)의 용착전에 구성하고, (c)금속층(340,540)을 실리콘층(26,46), 가리움 구조물(24,31,44,51) 및 기판의 노출된 영역의 전체 표면위에 용착시켜서, 열처리하는 동안 실리콘층(26.46) 및 기판의 노출된 영역의 표면에서 금속 실리시드를 형성시키면서, 비반응된 금속을 가리움 구조물(24,31,44,51)상에 본래대로 유지시키는 단계를 포함함을 특징으로 하는 방법.
  6. 제5항에 있어서, (a)단리층(25,45)에서 실리콘층(26,46)을 갖는 공통 모서리를 갖도록 구조된 단리층(25,45)을 최소한 기판(21,41)과 실리콘층(26,46)상이의 실리콘층(26,46)의 한 영역에서 생성시키고, (b)금속층(340,540)을 용착시키기전에, 열처리하는 동안 금속실리시드를 형성시키기 위해 금속층(340,540)과 반응하지 않는 단리재료로 만들어진 스페이서(31,51)를 모서리에서 생성시키는 단계를 포함함을 특징으로 하는 방법.
  7. 제6항에 있어서, 가리움 구조물(24,44) 및 스페이서(31,51)가 산화실리콘과 질화실리콘중 하나이상의 재료를 함유함을 특징으로 하는 방법.
  8. 제6항 또는 제7항에 있어서, 단리층(25,45)상에 용착된 구조된 실리콘층(26,46)의 적어도 일부가 게이트 전극(26b,46b)을 형성하고 그 아래에 용착된 단리층(25,45)이 MOS트랜지스터용 게이트 유전체를 형성하며, MOS트랜지스터에 대한 원 및 드레인 영역(36,56)이 이식하는 동안 기판에서 형성되어 폴리시드층(26b,34,46b,54)을 도우핑시키는 것을 특징으로 하는 방법.
  9. 제8항에 있어서, ⒜제1전도형의 제1터브(22) 및 제1터브 반대쪽의 제2전도형의 제2터브(23)를 기판(21)에서 생성시키고, ⒝필드 산화물 영역(24)의 도움으로, 제1MOS트랜지스터를 받아들이기 위한 제1영역을 제1터브(22)에서 한정하고, 제1영역을 보충하는 제1MOS트랜지스터를 받아들이기 위한 제2영역을 제2터브(23)에서 한정하고, ⒞게이트 산화물층(25)을 제1영역 및 제2영역의 표면에서 생성시킨후, 제1전도형의 도우핑된 폴리실리콘층(26)을 전체 표면위에서 생성시키고, 그 위에서 산화실리콘과 질화실리콘중 하나이상의 재료를 함유하는 덮개층(27)을 생성시키고, ⒟폴리실리콘층(26)을 구성함으로써 제1MOS트랜지스터용 제1게이트 전극(26a) 및 제2MOS트랜지스터용 제2게이트 전극(26b)을 형성시키고, 제1게이트 전극(26b) 및 제2게이트 전극(26b)의 모서리에서 스페이서(31)을 형성한후, 단지 덮혀지지않은 제1영역을 남기는 제1포토레지트 마스크(29)를 생성시키고, ⒠이식 마스크로서 제1포토레지스트 마스크(29) 및 제1게이트 전극(26a)를 사용하는 제2전도형의 도우핑이온의 이식에 의해 제1MOS트랜지스터에 대한 제1원 및 드레인 영역(33)을 형성시킨후, 제1포토레지스트 마스크(29)을 제거하고, ⒡덮개층(27)을 제거한후, 금속층(340)을 전체 표면위에 용착시키고 열처리하여 금속 실리시드를 형성시키고, ⒢이식 마스크로서 단지 덮혀지지 않은 제2영역을 남기는 제2포토레지스트 마스트(35)를 사용하여, 제1전도형의 도우핑 이온에 의한 이식을 수행하여 제2게이트 전극(26b)에서의 도펀트의 최종 농도를 조절하고 제2MOS트랜지스터에 대한 제2원/드레인영역(36)을 형성시키고, ⒣제2포토레지스트 마스크(35)를 제거한후, 중간 산화물층(37)을 전체 표면위에서 생성시키는 단계를 포함함을 특징으로 하는 방법.
  10. 제8항에 있어서, ⒜제1전도형의 제1터브(42) 및 제1터브 반대쪽의 제2전도형의 제2터브(43)를 기판(41)에서 생성시키고, ⒝필드 산화물 여역(44)의 도움으로, 제1MOS트랜지스터를 받아들이기 위해 제1영역을 제1터브(42)에서 한정하고, 제1영역을 보충하는 제1MOS트랜지스터를 받아들이기 위해 제2영역을 제2터브(43)에서 한정하고, ⒞게이트 산화물층(45)을 제1영역 및 제2영역의 표면에서 생성시킨 후, 제1전도형의 제2영역에서 이식에 의해 이식 마스크로서 단지 덮혀지지 않는 제2영역을 남기는 제1포토레지스트 마스크(47)를 사용하여 도우핑된 전체 표면위에서 폴리실리콘층(46)을 형성시키고, ⒟제1포토레지스트 마스크(47)을 제거하고, 폴리실리콘층(26)을 구성함으로써 제1MOS트랜지스터용 제1게이트 전극(46a) 및 제2MOS트랜지스터용 제2게이트 전극(46b)을 형성시키고, 제1게이트 전극(46a) 및 제2게이트 전극 (46b)의 모서리에서 모서리 덮개층(51)을 형식시킨 후, 단지 덮혀지지 않는 제1영역을 남기는 제2포토레지트 마스크(49)을 생성시키고, ⒠제1MOS트랜지스터에 대한 제1원 및 드레인 영역을 형성시키고, 이식 마스크로서 제2모토레지스트 마스크(49)를 사용하는 제2전도형의 도우핑 이온의 이식에 의해 제1게이트 전극(46a)을 도우핑 시킨후, 제2포토레지스트 마스크(49)를 제거하고, 레지스트 마스크(29)을 제거하고, ⒡금속층(340)을 전체 표면위에 용착시킨후, 열처리하여 금속 실리시드를 형성시키고, ⒢이식 마스크로서 단지 덮혀지지 않는 제3영역을 남기는 제2포토레지스트 마스크(55)를 사용하여, 제1전도형의 도우핑 이온의 이식을 수행하여 제2게이트 전극(46b)에서의 도펀트의 최종농도를 조절하고 제2MOS트랜지스터에 대한 제2원/드레인 영역(56)을 형성시키고, ⒣제3포토레지스트 마스크(35)를 제거한후, 중간 산화물층(37)을 전체 표면위에서 생성시키는 단계를 포함함을 특징으로 하는 방법.
  11. 제9항 또는 제10항에 있어서, 제1원 및 드레인 영역(30,33,50,53)의 이식이 LDD형태로 2단계로 수행됨을 특징으로 하는 방법.
  12. 제9항 내지 11항중 어느 한 항에 있어서, 제2원 및 드레인 영역의 LDD이식이 제1전도형의 도우핑된 이온으로 이식함으로써 이식 마스크로서 단지 덮혀지지 않은 제2영역을 남기는 그밖의 포토레지스트 마스크를 사용하는 스페이서의 생성전에 이루어짐을 특징으로 하는 방법.
  13. 제9항 내지 12항에 있어서, 제1전도형의 도우핑된 영역이 붕소 및 BF2중 하나이상의 도펀트에 의해 도우핑됨을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100365937B1 (ko) * 1995-12-29 2003-03-03 주식회사 하이닉스반도체 구리금속배선형성방법
KR100462667B1 (ko) * 2000-12-11 2004-12-20 샤프 가부시키가이샤 반도체장치 및 그의 제조방법

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3395263B2 (ja) * 1992-07-31 2003-04-07 セイコーエプソン株式会社 半導体装置およびその製造方法
JPH07312353A (ja) * 1994-05-17 1995-11-28 Fuji Electric Co Ltd 半導体装置の製造方法
US5416038A (en) * 1994-05-25 1995-05-16 United Microelectronics Corporation Method for producing semiconductor device with two different threshold voltages
US5824577A (en) * 1995-02-16 1998-10-20 National Semiconductor Corporation MOSFET with reduced leakage current
JPH08264660A (ja) * 1995-03-24 1996-10-11 Nec Corp 半導体装置の製造方法
US5759886A (en) * 1995-09-28 1998-06-02 National Semiconductor Corporation Method for forming a layer of metal silicide over the gates of a surface-channel CMOS device
US6028339A (en) * 1996-08-29 2000-02-22 International Business Machines Corporation Dual work function CMOS device
US5770490A (en) * 1996-08-29 1998-06-23 International Business Machines Corporation Method for producing dual work function CMOS device
KR100268920B1 (ko) * 1997-04-21 2000-12-01 김영환 반도체소자의제조방법
US5956584A (en) * 1998-03-30 1999-09-21 Texas Instruments - Acer Incorporated Method of making self-aligned silicide CMOS transistors
JPH11330385A (ja) * 1998-05-20 1999-11-30 Mitsumi Electric Co Ltd Ｃｍｏｓデバイス
KR100308133B1 (ko) * 1999-01-12 2001-09-26 김영환 듀얼 게이트 모스 트랜지스터 제조방법
JP3235583B2 (ja) * 1999-01-19 2001-12-04 日本電気株式会社 半導体装置の製造方法
US6614082B1 (en) * 1999-01-29 2003-09-02 Micron Technology, Inc. Fabrication of semiconductor devices with transition metal boride films as diffusion barriers
JP2001148428A (ja) * 1999-11-18 2001-05-29 Toshiba Microelectronics Corp 半導体装置
US7145191B1 (en) * 2000-03-31 2006-12-05 National Semiconductor Corporation P-channel field-effect transistor with reduced junction capacitance
US6812529B2 (en) * 2001-03-15 2004-11-02 Micron Technology, Inc. Suppression of cross diffusion and gate depletion
US6544888B2 (en) * 2001-06-28 2003-04-08 Promos Technologies, Inc. Advanced contact integration scheme for deep-sub-150 nm devices
JP3781666B2 (ja) * 2001-11-29 2006-05-31 エルピーダメモリ株式会社 ゲート電極の形成方法及びゲート電極構造
US6770932B2 (en) * 2002-07-10 2004-08-03 Kabushiki Kaisha Toshiba Semiconductor memory device having a memory region and a peripheral region, and a manufacturing method thereof
US7179700B2 (en) * 2004-07-21 2007-02-20 Freescale Semiconductor, Inc. Semiconductor device with low resistance contacts
JP2007158220A (ja) * 2005-12-08 2007-06-21 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US10504899B2 (en) * 2017-11-30 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Transistors with various threshold voltages and method for manufacturing the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1213120B (it) * 1984-01-10 1989-12-14 Ates Componenti Elettron Processo per la fabbricazione di transistori mos complementari a basse tensioni di soglia in circuiti integrati ad alta densita' e struttura da esso risultante.
US4555842A (en) * 1984-03-19 1985-12-03 At&T Bell Laboratories Method of fabricating VLSI CMOS devices having complementary threshold voltages
US4640844A (en) * 1984-03-22 1987-02-03 Siemens Aktiengesellschaft Method for the manufacture of gate electrodes formed of double layers of metal silicides having a high melting point and doped polycrystalline silicon
US4740479A (en) * 1985-07-05 1988-04-26 Siemens Aktiengesellschaft Method for the manufacture of cross-couplings between n-channel and p-channel CMOS field effect transistors of static write-read memories
US4808548A (en) * 1985-09-18 1989-02-28 Advanced Micro Devices, Inc. Method of making bipolar and MOS devices on same integrated circuit substrate
US4782033A (en) * 1985-11-27 1988-11-01 Siemens Aktiengesellschaft Process for producing CMOS having doped polysilicon gate by outdiffusion of boron from implanted silicide gate
US5059546A (en) * 1987-05-01 1991-10-22 Texas Instruments Incorporated BICMOS process for forming shallow NPN emitters and mosfet source/drains
US4816423A (en) * 1987-05-01 1989-03-28 Texas Instruments Incorporated Bicmos process for forming shallow npn emitters and mosfet source/drains
US4933994A (en) * 1987-06-11 1990-06-19 General Electric Company Method for fabricating a self-aligned lightly doped drain semiconductor device with silicide
JPH01238144A (ja) * 1988-03-18 1989-09-22 Sony Corp 半導体装置の製造方法
US4912061A (en) * 1988-04-04 1990-03-27 Digital Equipment Corporation Method of forming a salicided self-aligned metal oxide semiconductor device using a disposable silicon nitride spacer

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100365937B1 (ko) * 1995-12-29 2003-03-03 주식회사 하이닉스반도체 구리금속배선형성방법
KR100462667B1 (ko) * 2000-12-11 2004-12-20 샤프 가부시키가이샤 반도체장치 및 그의 제조방법

Also Published As

Publication number Publication date
ATE139058T1 (de) 1996-06-15
JP3153587B2 (ja) 2001-04-09
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US5190888A (en) 1993-03-02
EP0482232B1 (de) 1996-06-05
KR100241170B1 (ko) 2000-03-02
JPH04263422A (ja) 1992-09-18
DE59010362D1 (de) 1996-07-11

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