KR100267398B1 - 실리사이드 형성 방법 및 이를 이용한 반도체소자 제조 방법 - Google Patents
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Abstract
반도체 소자의 전극 형성을 위한 도전막과 반도체 기판과의 접촉 저항을 최소로 하는 실리사이드 형성 방법 및 이를 이용한 반도체 소자 제조 방법에 관한 것으로, 반도체 기판에 게이트 산화막과 폴리실리콘으로 형성된 게이트 전극을 형성하고, 이를 마스크로 불순물을 저에너지로 이온 주입하여 저농도의 소스/드레인 영역을 형성한 다음, 질화막을 증착하고 등방성 식각하여 게이트 전극 측벽에 스페이스 절연막을 형성한다. 그리고, 반도체 기판 전면에 실리사이드 형성을 위한 금속막을 증착하고, 저농도 소스/드레인 영역 형성시 사용된 동일 도전형의 불순물을 고에너지로 이온 주입하여 고농도 소스/드레인 영역을 형성함과 동시에 실리사이드 형성을 위한 금속막 증착전 반도체 기판상에 빠른 속도로 성장된 자연 산화막을 균일하게 한다. 그리고, 반도체 기판을 RTP 공정에 의해 어닐링하여 게이트 전극 상부 및 고농도 소스/드레인 영역 표면의 반도체 기판상에 실리사이드를 형성함과 동시에 이온 주입된 불순물을 활성화시킴으로써, 균일한 실리사이드를 형성할 수 있으며, 실제 반도체 소자의 LDD 형성 공정과 동시에 실리사이드를 형성할 수 있으므로 반도체 소자의 제조 공정을 간단히 할 수 있을 뿐만 아니라 균일한 실리사이드 형성에 의해 접촉 저항이 작고, 누설 전류가 감소시킨 반도체 소자를 구현할 수 있으며, 제조 공정의 수율 또한 향상시킨다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 전극 형성을 위한 도전막 형성시 게이트 전극 및 소스/드레인 영역이 형성된 반도체 기판과의 접촉 저항을 최소로 하는 실리사이드를 형성하는 방법 및 이를 이용하여 반도체 소자를 제조하는 방법에 관한 것이다.
일반적으로 반도체 소자중 모스 트랜지스터는 필드 효과 트랜지스터의 일종으로, 반도체 기판의 액티브 영역에 금속 혹은 폴리실리콘으로 형성된 게이트와, 게이트와 자기 정합되어 반도체 기판상에 형성된 소스/드레인의 구조를 가진다.
또한, 반도체 소자의 집적도가 증가함에 따라 소스/드레인 영역의 안쪽에 농도가 엷은 LDD(lightly doped drain) 영역을 둔 구조의 모스 트랜지스터가 주로 사용되고 있다.
상기와 같은 모스 트랜지스터는 채널의 종류에 따라 N채널 모스 트랜지스터와 P채널 모스 트랜지스터로 나눌 수 있으며, 상기 각 채널의 모스 트랜지스터가 하나의 기판에 형성되는 경우 이를 CMOS(complementary metal oxide semiconductor) 트랜지스터라 한다.
이러한 모스 트랜지스터를 제조할 경우 반도체 소자의 전극 형성을 위한 도전막 형성시 게이트 전극 및 소스/드레인 영역이 형성된 반도체 기판과의 접촉 저항이 증가하여 반도체 소자의 전기적 특성을 저하시킨다.
따라서, 이러한 것을 방지하기 위하여 도전막 형성 전 샐리사이드(SALICIDE : self-alignment silicide) 공정에 의해 게이트 전극의 상부 표면과 소스/드레인 영역이 형성된 반도체 기판의 표면에 실리사이드를 형성하여 도전막 형성시의 접촉 저항을 감소시켜 반도체 소자의 전기적 특성을 향상시킨다.
그러면, 종래의 실리사이드 형성 방법에 의해 반도체 소자를 제조하는 방법을 첨부된 도 1a 내지 도 1f를 참조하여 설명한다.
먼저, 도 1a에 도시한 바와 같이, LOCOS(local oxidation of silicon) 방법이나 트랜치 방법에 의해 소자 영역이 분리된 P형 또는 N형의 반도체 기판(1)상에 게이트 산화막을 성장시키고, 그 상부에 폴리실리콘을 증착한 다음, 패터닝 하여 게이트 전극(2)을 형성한다. 그리고, 패턴화된 게이트 전극(2)을 마스크로 하여 P형 또는 N형의 불순물을 저 에너지로 이온 주입하여 저농도 소스/드레인 영역(3)을 형성한다.
그 다음, 도 1b에 도시한 바와 같이, 반도체 기판(1) 전면에 걸쳐 저압 화학 기상 증착법(LPCVD : low pressure chemical vapor deposition)으로 질화막을 증착시킨 후 등방성 식각하여 게이트 전극(2)의 측벽에 스페이스 절연막(4)을 형성한다.
그 다음, 도 1c에 도시한 바와 같이, 저농도 소스/드레인 영역(3)을 형성하기 위한 이온 주입 공정시 주입된 불순물과 동일 도전형의 불순물을 게이트 전극(2)과 스페이스 절연막(4)을 마스크로 하여, 반도체 기판(1) 전면에 고 에너지로 이온 주입한 후, 어닐링(annealing)하여 고농도의 소스/드레인 영역(5)을 형성한다.
그 다음, 도 1d에 도시한 바와 같이, 후속 공정에 의해 형성되는 도전막과 게이트 전극(2) 상부 표면 및 고농도 소스/드레인 영역(5)이 형성된 반도체 기판 표면과의 접촉 저항을 최소화하기 위한 실리사이드를 형성하기 위하여 스퍼터링 방법에 의해 티타늄(Ti), 몰리브덴(Mo) 등과 같은 금속막(6)을 증착시킨다.
그 다음, 도 1e에 도시한 바와 같이, 반도체 기판(1)을 RTP(rapid thermal processing) 공정에 의해 어닐링하여 반도체 기판(1)에 증착된 티타늄, 몰리브덴 등과 같은 금속막(6)과 게이트 전극(2)의 상부 표면 및 고농도 소스/드레인 영역(5)이 형성된 반도체 기판(1) 표면의 실리콘이 반응하여 실리사이드(8)가 형성되도록 한 후, 실리사이드 형성에 이용되지 않고 남은 금속막을 제거한다.
그 다음, 도 1e에 도시한 바와 같이, 반도체 기판(1) 전면에 층간 절연막(9)을 증착한 뒤, 식각하여 콘택트 홀을 형성하고, 스퍼터링법 등에 의해 도전막을 증착하고 패터닝하여 전극(10)을 형성함으로써 반도체 소자를 완성한다.
이와 같은 종래의 반도체 소자 제조 공정에 있어, 실리사이드를 형성하기 위해 티타늄, 몰리브덴 등의 금속막을 증착하는 경우, 도 1d의 A1 영역에서와 같이 대기중에 노출된 소스, 드레인 영역에서 성장 속도가 빠른 자연 산화막(7)이 반도에 기판 상부에 형성되며, 이를 제거하지 못하고 실리사이드 형성을 위한 금속막을 증착하므로, RTP 공정에 의한 실리사이드 형성시 이들 자연 산화막이 도 1e의 A2 영역에서와 같이 균일한 실리사이드 형성을 방해하게 된다. 따라서, 자연 산화막의 존재에 의해 반도체 소자와 배선간 접촉 저항이 증가하게 되고, 불균일한 실리사이드로 인한 누설전류가 증가하여 소자의 안정적 동작에 장해를 초래한다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 실리사이드 형성을 위함 금속막 증착전 형성되는 자연 산화막에 의한 영향을 최소화하여 균일한 실리사이드를 형성하는 방법 및 이를 이용한 반도체 소자 제조 방법을 제공하는 데 있다.
도 1a 내지 도 1f는 종래의 실리사이드를 형성하는 방법에 의해 반도체 소자를 제조하는 방법을 개략적으로 도시한 공정도이고,
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 실리사이드를 형성하는 방법에 의해 반도체 소자를 제조하는 방법을 개략적으로 도시한 공정도이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 소정의 반도체 소자 구조가 형성된 반도체 기판상에 티타늄, 몰리브덴 등의 실리사이드 형성을 위한 금속막을 증착하고, 금속막을 증착하기전 반도체 기판에 빠른 속도로 성장된 자연 산화막을 균일하게 하기 위하여 불순물을 이온 주입한 후, 반도체 기판을 RTP 공정에 의해 어닐링하여 반도체 소자의 전극 형성을 위한 도전막과 반도체 기판과의 접촉 저항을 저감시키기 위한 실리사이드를 형성하는 것을 특징으로 한다.
상기에서 상기 RTP 공정 온도는 800℃ 내지 1100℃로 하는 것이 바람직하며, 이온 주입되는 불순물은 비소, 붕소, 인, 실리콘 등을 사용하는 것이 바람직하다.
또한, 본 발명은, 반도체 소자의 LDD를 형성하는 공정에서, 저농도 소스/드레인 영역을 형성한 후, 실리사이드를 형성하기 위한 티타늄, 몰리브덴 등의 금속막을 증착한 다음, 고농도 소스/드레인 영역을 형성하기 위한 불순물 이온을 주입함으로써, 금속막 증착전 반도체 기판상에 빠른 속도로 성장된 자연 산화막을 균일하게 한다. 그리고, RTP 공정에 의한 어닐링으로 실리사이드를 형성함과 동시에 이온 주입된 불순물을 활성화시키는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.
반도체 소자의 전극 형성을 위한 도전막 형성시 게이트 전극 및 소스/드레인 영역이 형성된 반도체 기판과의 접촉 저항을 최소로 하는 실리사이드를 균일하게 형성하기 위하여, 게이트 전극 및 소스, 드레인 영역이 형성된 반도체 기판상에 실리사이드를 형성하기 위한 금속막을 증착한 후, 금속막이 증착된 반도체 기판 전면에 비소(As), 인(P), 실리콘(Si), 붕소(B) 등의 불순물을 이온 주입하여, 금속막의 증착전 반도체 기판상에 빠른 속도로 성장된 자연 산화막을 균일하게 한 다음, 800℃ 내지 1100℃의 온도에서 RTP 공정에 의해 균일한 실리사이드를 형성한다.
그러면, 이와 같은 균일한 실리사이드를 실제 반도체 소자의 제조 공정에서 LDD 형성에 적용하여 형성하는 방법을 설명한다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 실리사이드 형성 방법에 의해 반도체 소자를 제조하는 방법을 도시한 것이다. 먼저, 도 2a에 도시한 바와 같이, LOCOS 방법이나 트랜치 방법에 의해 소자 영역이 분리된 P형 또는 N형의 반도체 기판(11)상에 게이트 산화막을 성장시키고, 그 상부에 폴리실리콘을 증착한 다음, 패터닝하여 게이트 전극(12)을 형성한다. 그리고, 패턴화된 게이트 전극(12)을 마스크로 하여 비소(As), 인(P), 붕소(B) 등의 P형 또는 N형의 불순물을 저 에너지로 이온 주입하여 저농도 소스/드레인 영역(13)을 형성한다.
그 다음, 도 2b에 도시한 바와 같이, 반도체 기판(11) 전면에 걸쳐 저압 화학 기상 증착법으로 질화막을 증착시킨 후 등방성 식각하여 게이트 전극(12)의 측벽에 스페이스 절연막(14)을 형성한다.
그 다음, 도 2c에 도시한 바와 같이, 실리사이드를 형성하기 위하여 스퍼터링 방법에 의해 티타늄(Ti), 몰리브덴(Mo) 등과 같은 금속막(15)을 증착시킨다. 이때, 금속막(15)의 증착전, 저농도 소스/드레인 영역(13)의 대기 노출에 의해 A11에서 알 수 있는 바와 같이 소스/드레인 영역의 반도체 기판상에 성장 속도가 빠른 자연 산화막(16)이 형성된다.
그 다음, 도 2d에 도시한 바와 같이, 저농도 소스/드레인 영역(13)을 형성하기 위한 이온 주입 공정시 주입된 불순물과 동일 도전형의 불순물을 실리사이드 형성을 위한 금속막(15)이 증착된 반도체 기판(11) 전면에 고 에너지로 이온 주입하여 고농도의 소스/드레인 영역(17)을 형성한다. 이때, 실리사이드 형성을 위한 금속막(15)의 증착전 반도체 기판(11)에 성장된 자연 산화막(16)(도 2c의 A11)은 고농도 소스/드레인 형성을 위한 불순물 주입에 의해 A12에서와 같이 금속막(15)과 실리콘 기판(11)의 계면에서 믹싱(mixing)되어 균일하게 된다.
그 다음, 도 2e에 도시한 바와 같이, 반도체 기판(11)을 800℃ 내지 1100℃의 온도에서 RTP 공정에 의해 어닐링하여 반도체 기판(11)에 증착된 티타늄, 몰리브덴 등과 같은 금속막(15)과 게이트 전극(12)의 상부 표면 및 고농도 소스/드레인 영역(17)이 형성된 반도체 기판(11) 표면의 실리콘이 반응하여 실리사이드(18)가 형성되도록 함과 동시에 소스/드레인 형성을 위한 불순물 이온 주입에 따른 반도체 기판의 표면 결함의 제거 및 주입된 불순물을 활성화시킨다. 그리고, 실리사이드 형성에 이용되지 않고 남은 금속막을 제거한다. 이때, 고농도 소스/드레인 영역(17) 형성을 위한 불순물 이온 주입에 따라 자연 산화막이 균일하게 된 상태에서(도 2d의 A12) 실리사이드를 형성하므로, A13에서와 같이 균일한 실리사이드(18)가 형성된다.
그 다음, 도 2f에 도시한 바와 같이, 반도체 기판(11) 전면에 층간 절연막(19)을 증착한 뒤, 식각하여 콘택트 홀을 형성하고, 스퍼터링법 등에 의해 도전막을 증착하고 패터닝하여 전극(20)을 형성함으로써 반도체 소자를 완성한다.
이와 같이 본 발명은 실리사이드 형성을 위한 금속막의 증착 이후, 불순물을 이온 주입하여 금속막의 증착전 반도체 기판상에 빠른 속도로 성장된 자연 산화막을 균일하게 한 다음, RTP 공정에 의해 실리사이드를 형성하므로, 균일한 실리사이드를 형성할 수 있으며, 실제 반도체 소자의 LDD 형성 공정과 동시에 실리사이드를 형성할 수 있으므로 반도체 소자의 제조 공정을 간단히 할 수 있을 뿐만 아니라 균일한 실리사이드 형성에 의해 접촉 저항이 작고, 누설 전류가 감소된 반도체 소자를 구현할 수 있으며, 제조 공정의 수율 또한 향상시킨다.
Claims (5)
- 소정의 반도체 소자 구조가 형성된 반도체 기판상에 티타늄, 몰리브덴 등의 실리사이드 형성을 위한 금속막을 증착하는 단계와;금속막이 증착된 반도체 기판을 RTP 공정에 의해 어닐링하여 실리사이드를 형성하는 단계를 포함하되,상기 금속막을 증착하는 단계 이후, 상기 금속막을 증착하기전 반도체 기판에 빠른 속도로 성장된 자연 산화막을 균일하게 하기 위하여 불순물을 이온 주입하는 단계를 더 포함하는 것을 특징으로 하는 실리사이드 형성 방법.
- 제 1 항에 있어서, 상기 RTP 공정 온도는 800℃ 내지 1100℃로 하는 것을 특징으로 하는 실리사이드 형성 방법.
- 제 1 항에 있어서, 상기 이온 주입되는 불순물은 비소, 붕소, 인, 실리콘 등을 사용하는 것을 특징으로 하는 실리사이드 형성 방법.
- 소자 분리 영역이 정의된 반도체 기판에 게이트 산화막과 폴리실리콘층을 연속하여 증착한 다음 포토리소그래피 공정에 의해 게이트 전극을 형성하는 단계와;상기 게이트 전극을 마스크로 불순물을 저에너지로 이온 주입하여 저농도의 소스/드레인 영역을 형성한 다음, 질화막을 증착하고 등방성 식각하여 상기 게이트 전극 측벽에 스페이스 절연막을 형성하는 단계와;상기 게이트 전극, 저농도 소스/드레인 영역, 스페이스 절연막이 형성된 반도체 기판 전면에 티타늄, 몰리브덴 등의 실리사이드 형성을 위한 금속막을 증착하는 단계와;상기 금속막이 증착된 반도체 기판 전면에 상기 저농도 소스/드레인 영역 형성시 사용된 동일 도전형의 불순물을 고에너지로 이온 주입하여 고농도 소스/드레인 영역을 형성하는 단계와;상기 고농도 소스/드레인 영역이 형성된 반도체 기판을 RTP 공정에 의해 어닐링하여 상기 게이트 전극 상부 및 고농도 소스/드레인 영역 표면의 반도체 기판상에 실리사이드를 형성함과 동시에 이온 주입된 불순물을 활성화시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서, 상기 RTP 공정 온도는 800℃ 내지 1100℃로 하는 것을 특징으로 하는 반도체 소자 제조 방법.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019980037122A KR100267398B1 (ko) | 1998-09-09 | 1998-09-09 | 실리사이드 형성 방법 및 이를 이용한 반도체소자 제조 방법 |
Applications Claiming Priority (1)
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| KR1019980037122A KR100267398B1 (ko) | 1998-09-09 | 1998-09-09 | 실리사이드 형성 방법 및 이를 이용한 반도체소자 제조 방법 |
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ID=19550028
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-
1998
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