KR100724146B1 - 반도체장치의 제조 방법 - Google Patents
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Abstract
본 발명은 게이트 및 실리사이드의 특성을 향상시킬 수 있는 반도체장치의 제조 방법에 관해 개시한다.
개시된 본 발명의 반도체장치의 제조방법은 반도체기판 상에 게이트 및 상기 게이트 측면에 절연 스페이서를 형성하는 단계와, 절연 스페이서를 포함한 기판 전면에 확산방지를 위한 실리콘 질화막을 형성하는 단계와, 절연 스페이서를 포함한 게이트를 마스크로 하고 결과물 상에 불순물 주입을 통해 소오스/드레인을 형성하는 단계와, 소오스/드레인을 포함한 기판에 열처리를 실시하는 단계와, 실리콘 질화막을 제거하는 단계와, 게이트 및 상기 제 2불순물영역에 실리사이드를 형성하는 단계를 포함한다.
Description
도 1a 내지 도 1d는 본 발명에 따른 반도체장치의 제조 방법을 도시한 공정단면도.
도면의 주요부분에 대한 부호의 설명
100. 반도체기판 102. 소자분리막
104. 게이트 절연막 106. 게이트
108. 버퍼산화막 110. 절연 스페이서
120. 절연막 130, 132. 불순물영역
160. 열처리 140. 실리사이드
본 발명은 반도체장치의 제조 방법에 관한 것으로, 보다 상세하게는 게이트 및 실리사이드의 특성을 향상시킬 수 있는 반도체장치의 제조 방법에 관한 것이다.
반도체소자의 크기가 감소함에 따라, 디램(DRAM) 및 로직(LOGIC) 디바이스를 제작하는 공정에서 소자 작동의 어려움 및 소자 성능의 감소가 야기시키는 쇼트 채널 효과(short channel effect)와 더불어 기생 저항 증가 현상을 막기 위해, 실리 콘 산화막을 차폐막(screen layer)으로 이용하여 소오스/드레인 정션 형성을 위한 이온주입 공정을 진행하고 나서 열처리하는 방법이 제안되었다. 이러한 방법은 불순물의 확산을 방지하는 동시에 이온주입시 발생하는 표면 손상및 불순물의 채널링(channeling)을 감소시키는 역할을 수행할 수 있다.
그러나, 상기 방법은 표면의 실리콘 산화막과 이온주입되는 불순물의 충돌로 인해 필연적으로 산소가 기판 및 게이트 전극으로 노킹(knocking)됨으로써 많은 양이 기판 및 게이트 전극 내로 들어가게 되며, 이에 따라 이 후 콘택 저항을 감소시키기 위해 진행되는 실리사이드 형성 시 불균일한 실리사이드막 형성을 야기시킴으로써 실리사이드 자체 저항을 증가시키는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 실리사이드의 특성 개선 및 게이트의 특성을 향상시킬 수 있는 반도체장치의 제조 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치의 제조방법은 반도체기판 상에 게이트 및 상기 게이트 측면에 절연 스페이서를 형성하는 단계와, 절연 스페이서를 포함한 기판 전면에 확산방지를 위한 실리콘 질화막을 형성하는 단계와, 절연 스페이서를 포함한 게이트를 마스크로 하고 결과물 상에 불순물 주입을 통해 소오스/드레인을 형성하는 단계와, 소오스/드레인을 포함한 기판에 열처리를 실시하는 단계와, 실리콘 질화막을 제거하는 단계와, 게이트 및 상기 제 2불순물영역에 실리사이드를 형성하는 단계를 포함한 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 1a 내지 도 1d는 본 발명에 따른 반도체장치의 제조 방법을 도시한 공정단면도이다.
본 발명의 반도체장치의 제조 방법은, 도 1a에 도시된 바와 같이, 먼저, 반도체기판(100)의 소자 격리영역(미도시)에 이온주입 공정을 통해 웰(미도시)을 형성하고 나서, 샬로우 트렌치 기법을 이용하여 소자분리막(102)을 형성한다.
이어서, 소자분리막(102)을 포함한 기판 상에 실리콘 산화막과 다결정 실리콘층을 차례로 증착한 후, 포토리쏘그라피(photolithography) 공정에 의해 상기 실리콘 산화막 및 다결정 실리콘층을 식각하여 게이트 절연막(104) 및 게이트(106)를 형성한다. 이때, 상기 게이트를 패터닝 하기 이전에 상기 다결정 실리콘층에 별도의 P타입의 보론 등의 불순물 주입 공정을 실시하거나, 또는 이 후에 진행되는 소오스/드레인 형성용 불순물 주입 공정 시, 기판 뿐만 아니라 게이트에 동시에 주입되도록 함으로써, P타입의 게이트를 형성한다.
그 다음, 상기 게이트(106)를 마스크로 하고 기판에 엘디디용 불순물을 주입하여 소오스/드레인 간에 흐르는 캐리어(carrier)들의 필드(field)를 조절하기 위한 제 1불순물영역(130)을 형성하고 나서, 게이트(106) 측면에 버퍼산화막 및 절연 스페이서를 차례로 형성하여 소오스/드레인 정션 및 실리사이드를 형성할 영역을 확보한다.
이 후, 상기 결과물 상에 실리콘 질화막 등 산소 성분을 포함하지 않은 질소 성분을 함유한 물질을 이용한 절연막(120)을 증착한다. 이때, 상기 절연막(120)은 20∼2000Å 두께로 증착한다.
또한, 상기 절연막(120)은 이 후의 열처리 과정에서 발생하는 불순물 확산 현상을 방지하는 확산방지막으로서의 역할을 하며, 아울러 불순물 주입 공정에 따른 표면 손상과 불순물의 채널링 현상으로 야기되는 정션깊이(junction depth)의 증가를 억제하는 역할도 한다.
이어서, 도 1b에 도시된 바와 같이, 상기 절연막(120)을 포함한 기판 전면에 소오스/드레인 형성용 고농도 불순물(B, BF2) 주입 공정을 실시하여 제 2불순물영역(132)을 형성한다. 이때, 상기 불순물은 B, BF2 외에도 In 등의 3족 원소와 As,P 및 Sb 등의 5족 원소를 사용할 수도 있다. 또한, 상기 불순물 주입 공정은 상기 불순물의 도우즈(dose)는 1E14∼1E16로, 0.5∼200KeV 에너지로 공급하며. 항상 0도의 틸트(tilt)를 준다.
상기 고농도 불순물이 주입된 상기 게이트(106) 및 제 2불순물영역(132)은 이 후 금속과 접촉하여 동작전압이 걸리며, 그로 인해 캐리어들의 흐름을 선택적으로 조절하는 역할을 하므로, 불순물의 확산 현상으로 인한 불순물 손실로 고농도의 캐리어가 손실되는 것을 막아야 한다.
따라서, 도 1c에 도시된 바와 같이, 상기 제 1및 제 2불순물영역(130)(132)을 포함한 기판 전면에 열처리(160)를 실시하여 상기 불순물을 활성화시킨다. 이 때, 상기 절연막(120)은 상기 열처리(160)에 의해 주입된 불순물의 확산을 방지하고, 또한 주입된 불순물과의 충돌로 인해 다량의 질소 원자가 게이트 및 제 2불순물영역에 침투된다. 또한, 상기 침투된 질소원자는, P타입의 게이트의 경우, 빠른 이동도 특성에 따라 B이 게이트 산화막으로의 이동되는 현상을 감소시키는 역할을 한다.
그 다음, 도 1d에 도시된 바와 같이, 상기 절연막을 제거한다.
이 후, 결과물 전면 코발트 또는 티타늄을 이용하여 80∼150Å 두께의 금속막을 증착한 후, 소오스/드레인 등의 불순물영역 및 게이트에만 잔류되도록 상기 금속막을 선택 식각하고 250∼550℃의 온도에서 30초 내지 60초동안 1차 열처리(미도시)를 실시함으로써 금속과 실리콘과의 반응에 의해 실리사이드(140)를 형성한다. 이때, 캡핑막으로 Ti 또는 TiN을 이용할 수 있으며, Ti의 경우 80∼150Å의 두께로, TiN의 경우 200∼300Å두께로 증착한다.
상기 실리사이드(140)는 이 후 금속과 접촉할 시에 저항을 감소시켜 줄 뿐만 아니라 코발트 실리사이드의 그레인(grain)들을 작게 형성하여 균일하게 해주는 역할을 한다.
이어서, 미반응된 잔류물을 제거한 다음, 상기 결과물에 750∼800℃의 온도에서 20초 내지 40초동안 2차 열처리(미도시)를 진행하여 상기 실리사이드를 안정화시킨다.
이때, 상기 미반응된 잔류물을 제거하는 공정은 NH4OH:H2O2:H2O=0.2:1:10 비율의 제 1습식액을 이용하여 45∼55℃ 온도에서 10분 내지 15분동안 진행한 후, HCl:h2o2:h2o=1:1:5 비율의 제 2습식액을 이용하여 45∼55℃ 온도에서 5분 내지 10분동안 진행한다.
이상에서와 같이, 본 발명의 방법에서는 소오스/드레인 형성용 불순물 주입 공정을 진행하기 이전에 실리콘 질화막 등의 산소 성분을 포함하지 않은 질화물을 이용하여 확산방지층을 형성함으로써, 상기 불순물 주입 공정 시, 상기 불순물이 상기 확산방지층의 질소원자가 충돌하여서 질소를 나킹되도록 한다.
따라서, 실리사이드 형성 시 실리사이드의 그레인들을 작고 균일하게 형성시키고 또한, 게이트의 특성을 향상시키는 잇점이 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (4)
- 반도체기판 상에 게이트 및 상기 게이트 측면에 절연 스페이서를 형성하는 단계와,상기 절연 스페이서를 포함한 기판 전면에 확산방지를 위한 실리콘 질화막을 형성하는 단계와,상기 절연 스페이서를 포함한 게이트를 마스크로 하고 상기 결과물 상에 불순물 주입을 통해 소오스/드레인을 형성하는 단계와,상기 소오스/드레인을 포함한 기판에 열처리를 실시하는 단계와,상기 실리콘 질화막을 제거하는 단계와,상기 게이트 및 상기 제 2불순물영역에 실리사이드를 형성하는 단계를 포함한 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1항에 있어서, 상기 실리콘 질화막은 20∼2000Å 두께로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1항에 있어서, 상기 불순물 주입 공정은 1E14∼1E16 도우즈의 보론을 0.5∼200KeV 에너지로 공급하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1항에 있어서, 상기 실리사이드 형성은,상기 결과물 상에 코발트 또는 티타늄 등의 실리사이드 형성용 금속막을 80∼150Å 두께로 증착한 후, 상기 소오스/드레인 및 게이트에 잔류되도록 상기 금속막을 선택 식각하는 단계와,상기 잔류된 금속막에 250∼550℃의 온도에서 30초 내지 60초동안 1차 열처리하고, 750∼800℃의 온도에서 20초 내지 40초동안 2차 열처리하는 단계를 포함한 것을 특징으로 하는 반도체장치의 제조 방법.
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