KR100477832B1 - 데카보렌을 이용한 플러그 이온주입을 포함하는 피모스트랜지스터의 제조 방법 - Google Patents
데카보렌을 이용한 플러그 이온주입을 포함하는 피모스트랜지스터의 제조 방법 Download PDFInfo
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Abstract
본 발명은 49BF2
+ 이온과 11B+ 이온의 혼합이온주입법으로 플러그 이온주입을 수행한 경우와 유사한 수준의 낮은 콘택저항의 전기적 특성을 지니면서 제조 비용을 절감할 수 있는 pMOS 트랜지스터의 제조 방법을 제공하기 위한 것으로, 본 발명의 피모스 트랜지스터의 제조 방법은 p형 소스/드레인이 형성된 반도체 기판 상에 절연막을 형성하는 단계, 상기 p형 소스/드레인의 일부를 노출시키도록 상기 절연막내에 콘택홀을 형성하는 단계, 상기 콘택홀의 바닥에 노출된 상기 반도체층에 데카보렌(B10H14) 분자로부터 추출된 붕소 이온을 이온주입하여 플러그 이온주입영역을 형성하는 단계, 및 도전막으로 상기 콘택홀을 채우는 단계를 포함한다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 플러그 이온주입(Plug implantation)을 포함하는 pMOSFET의 제조 방법에 관한 것이다.
0.15㎛ 이상의 메모리 소자에서는 pMOS 소자의 소스/드레인 접합을 금속배선과 연결시키는 콘택홀의 크기가 0.04㎛2 이상으로 통상의 콘택홀 형성 방법을 이용하여 요구되는 금속배선과 소스/드레인접합간의 콘택저항을 만족시킬 수 있었으나, 0.15㎛ 이하의 고집적 메모리 소자에서는 콘택홀의 크기가 0.04㎛2 이하로 매우 작아지므로 소스/드레인접합 형성 및 콘택홀 형성후 추가 이온주입과정을 수행하여 콘택저항을 확보할 수 있다.
이와 같은 추가 이온주입과정은 플러그 이온 주입(plug implantation) 공정이라고도 일컬으며, 일반적으로 반도체 소자의 금속 콘택 형성 공정에서 소스/드레인 접합에 콘택홀을 형성한 후 금속 배선을 형성하기 전에 접합의 콘택 저항을 개선하기 위하여 소스/드레인 접합과 동일한 형태의 도펀트로 추가 이온 주입 공정을 실시한다.
pMOS 트랜지스터의 경우를 예로 들면, 종래 플러그 이온 주입은 소스/드레인 접합에 콘택홀 형성시 접합의 식각 손상(damage) 보상, 식각시 기판 손실에 따른 접합 누설전류 개선, 그리고 금속배선 공정중 실리사이드 형성시 실리사이드로의 도펀트 손실 및 그에 따른 콘택저항 증가를 방지하기 위한 목적으로 소스/드레인 접합에 49BF2
+ 이온 또는 11B+ 이온을 주입한다.
그러나, 49BF2
+ 이온만을 이용한 플러그 이온 주입 공정은 불소(F) 이온에 의한 붕소(B) 이온의 확산 억제 측면에서는 유리하지만, 과도한 불소(F) 이온은 열처리시 콘택홀내 기판 표면에 불소와 실리콘의 화합물 및 석출물을 형성하여 실리사이드막의 균일한 형성을 방지하므로 콘택저항 및 그 불균일도를 증가시키는 요인이 된다.
그리고, 11B 이온만을 이용한 플러그 이온 주입 공정은 질량(mass)이 작은 붕소(B) 이온의 채널링(channeling) 현상 및 TED(Transient Enhanced Diffusion)으로 인하여 기형성된 소스/드레인 접합이 깊어지는 문제가 있다.
따라서, 49BF2
+ 이온 또는 11B+ 이온을 주입하는 경우에는 고집적 소자에서 원하는 수준의 낮은 콘택저항을 얻는 방법으로 적용하는데 부적합하다.
한편, 11B+ 이온만을 주입하는 경우의 문제를 개선하고자 게르마늄(Ge) 또는 실리콘(Si)을 이온주입하여 선비정질화시킨 후 11B+ 이온을 주입하는 선비정질화법이 제안되었다.
그러나, 게르마늄(Ge) 또는 실리콘(Si)의 이온주입에 의한 선비정질화후 저에너지로 붕소(B)를 이온주입하는 선비정질화법은 게르마늄 이온주입 또는 실리콘 이온주입시 이온주입기의 이온소스 영역이 심하게 오염되어 잦은 정비를 필요로 하고, 아울러 저에너지 붕소 이온주입시의 생산성 문제 등으로 소자 제조의 고비용을 초래하므로 메모리 반도체 소자의 양산에는 적용되지 못하고 있다.
이러한 문제점을 개선하기 위해 49BF2
+ 이온과 11B+ 이온의 혼합이온주입법(Mixed implantation), 즉 낮은 불소(F) 주입량을 갖는 혼합이온주입법을 소스/드레인접합 이온주입 또는 플러그 이온주입에 사용하는 방법이 제안된 바 있다.
도 1a 내지 도 1c는 종래기술에 따른 49BF2
+ 이온과 11B+
이온의 혼합이온주입법을 이용한 pMOS 트랜지스터의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)의 소정영역에 소자분리막인 필드산화막(12)을 형성한 후 반도체 기판(11) 내에 pMOS 영역을 정의하는 n형 웰(13)을 형성하고, 반도체 기판(11)의 선택된 영역상에 게이트절연막(14) 및 게이트전극(15)을 포함하는 게이트 구조를 공지의 방법으로 형성한다.
다음에, 반도체 기판(11) 상부에 절연층을 증착한 후, 전면식각을 진행하여 게이트전극(15)의 양측벽에 스페이서(16)를 형성한다.
그 다음, 스페이서(16) 외측의 반도체 기판(11)에 p형 도펀트, 예를들어, 49BF2
+ 이온 또는 11B+ 이온을 주입하여 p형 소스/드레인 접합(17)을 형성한다. 이때, p형 소스/드레인 접합(17)은 SDE(Source-Drain Extension) 구조를 가지며, SDE 구조는 스페이서(16) 형성전에 이온주입을 통해 형성할 수 있다.
그후, 반도체 기판(11) 상부에 층간절연막(18)을 증착한 후, 층간절연막(18)상에 p형 소스/드레인 접합(17)을 노출시키기 위한 감광막 패턴(19)을 공지의 포토리소그래피 방식에 의하여 형성한다. 그후, 감광막 패턴(19)을 식각마스크로 층간절연막(18)을 식각하여 콘택홀(20)을 형성한다. 이때, 콘택홀(20)을 형성하기 위한 식각 공정으로, p형 소스/드레인 접합(17)의 표면이 소정 부분 손상되거나 반도체 기판(11) 표면층이 손상될 수 있다.
다음으로, p형 소스/드레인 접합(17)의 손상 부위를 치유하면서 콘택저항을 확보하기 위하여 플러그 이온주입을 진행하여 플러그 이온주입 영역(21)을 형성하는데, 먼저 1차로 p형 소스/드레인 접합(17)에 49BF2
+ 이온을 이온주입하여 p형 소스/드레인 접합(17)의 표면을 비정질화시킨다.
그리고 나서, 도 1b에 도시된 바와 같이, 다시 소스/드레인 접합(17)에 2차로 11B+ 이온을 주입한다. 결국, 플러그 이온주입 영역(21)은 49BF2
+ 이온과 11B+ 이온이 혼합 주입된 영역이다.
그후, 도 1c에 도시된 것과 같이, 감광막 패턴(19)을 제거한 후, 노출된 p형 소스/드레인 접합(17)과 콘택되는 실리사이드막(22)과 확산방지금속막(23)의 적층막을 형성한 후 금속배선(24)을 형성한다. 예를 들어 실리사이드막(22)은 티타늄막을 증착하여 반도체 기판(11)과 반응시켜 형성한 티타늄실리사이드막(Ti-silicide)이고, 확산방지금속막(23)은 티타늄나이트라이드막(TiN) 또는 티타늄막(Ti)과 티타늄나이트라이드막(TiN)의 적층막이다.
전술한 종래기술은 플러그 이온주입시 각각 요구되는 총 주입량중 일부를 49BF2
+ 이온으로 미리 주입하여 후속의 11B+ 이온의 이온주입시의 채널링 현상을 최소화할 수 있는 비정질층 또는 결정결함층을 먼저 형성한 후, 필요로 하는 나머지 주입량을 11B+ 이온으로 이온주입하여 충족시키는 원리이다. 이와 같은 혼합이온주입법은 게르마늄(Ge) 또는 실리콘(Si) 이온을 이용한 선비정질화법에 대한 대응 기술로 고안되었으며, 선비정질화법에 비해 생산성이 향상되는 것으로 알려져 있다.
전술한 49BF2
+ 이온과 11B+ 이온의 혼합이온주입법은 낮은 농도의 불소량을 갖는 소스/드레인 접합 또는 플러그 이온주입 영역을 형성하게 되므로 도펀트 활성화 및 콘택을 이루는 실리사이드막 형성에 유리하고, 그 결과 콘택저항을 낮추고 pMOS 소자의 온전류(On-current)를 증가시키는 등의 장점을 갖는다.
그러나, 49BF2
+ 이온과 11B+ 이온의 혼합이온주입법또한 여전히 불소가 잔류하기 때문에 후속 열처리 공정시에 잔류하는 불소로 인한 불소 버블(Fluorine bubble) 및 불소화합물의 석출물(precipitates) 등이 발생하는 문제가 있다. 또한, 불소가 잔류하게 되면 소스/드레인 접합 상에 형성되는 실리사이드막의 형성을 방해하고, 그로 인해 콘택저항이 불균일해지는 문제가 있다.
또한, 49BF2
+ 이온과 11B+ 이온의 혼합이온주입법은 후속 이온주입과정인 11B+
이온주입시 5keV 이하의 저에너지 이온주입이 필요하므로 여전히 제조 비용이 증가되는 단점을 갖는다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로, 혼합이온주입법과 유사한 수준의 낮은 콘택저항의 전기적 특성을 지니면서 제조 비용을 절감할 수 있는 pMOS 트랜지스터의 제조 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 피모스 트랜지스터의 제조 방법은 p형 소스/드레인이 형성된 반도체 기판 상에 절연막을 형성하는 단계, 상기 p형 소스/드레인의 일부를 노출시키도록 상기 절연막내에 콘택홀을 형성하는 단계, 상기 콘택홀의 바닥에 노출된 상기 반도체층에 데카보렌분자로부터 추출된 붕소 이온을 이온주입하여 플러그 이온주입영역을 형성하는 단계, 및 도전막으로 상기 콘택홀을 채우는 단계를 포함하는 것을 특징으로 하고, 상기 플러그 이온주입영역을 형성하는 단계는 데카보렌(B10H14)으로부터 추출된 붕소 이온을 이온주입하되, 이온주입에너지는 5keV∼40keV로 하고, 이온주입량은 1.0E14ions/cm2 ∼1.0E15ions/cm2로 이온주입하는 것을 특징으로 하며, 상기 p형 소스/드레인은 49BF2
+ 이온, 11
B+ 이온, 49BF2
+
이온과 11B+ 이온의 혼합이온 및 데카보렌분자로부터 추출된 붕소 이온 중에서 선택하여 이온주입하여 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 본 발명의 실시예에서 적용하고자 하는 이온주입소스인 데카보렌(Decaborane)은 분자식이 B10H14인 질량이 큰 분자이며, 이온화되었을때 10개의 붕소 원자를 포함하는 분자 이온을 제공하므로 데카보렌은 붕소 주입용 물질의 우수한 공급소스인 화합물이다.
특히, 데카보렌 이온빔은 1원자로 된 붕소 이온빔이 주입할 수 있는 전류 단위당 붕소이온 주입량의 10배를 주입할 수 있으므로, 이러한 데카보렌 이온빔은 얕은 깊이의 접합을 생성하는데에 사용되는 높은 주입량/저에너지 이온주입 공정에 적합하다.
또한, 데카보렌 이온빔은 이온주입될 시편(workpiece) 표면에서 원래의 빔에너지의 대략 1/11의 각각의 붕소 원자로 분할되므로, 주입량이 동등한 1원자로 된 붕소 이온빔 에너지의 11배의 에너지로 전송될 때 붕소 이온주입시와 거의 동일한 이온주입 깊이를 갖게 된다. 이러한 특징으로 인하여 데카보렌 이온빔은, 저에너지 이온빔 추출의 어려움없이 사용할 수 있는 장점이 있다.
상술한 데카보렌분자(B10H14)를 이온화하여 B10H14
+ 형태의 질량이 큰 이온들을 이온주입하는 경우, 붕소이온주입법 대비 11배 정도의 높은 이온주입에너지를 사용할 수 있으므로 그만큼 높은 빔전류 확보가 가능할 뿐만 아니라, 데카보렌분자 이온 1개당 10개의 붕소를 포함하므로 붕소이온주입법 및 49BF2+ 이온주입법에 비해 1/10 정도 낮은 이온주입량으로 동일한 붕소의 도핑효과를 얻는다.
도 2는 각각 11B+, 49BF2
+, B10H14
+이 실리콘기판에 이온주입되었을 때 기판내의 붕소 농도분포를 보이는 그래프이다.
도 2에서, 가로좌표는 기판내의 깊이를 나타내고, 세로좌표는 붕소 농도를 나타낸다. 그리고, 커브 p1, p2, 그리고 커브 p3는 11B+, 49BF2
+, B10H14
+의 경우를 나타낸다. 여기서, 붕소이온의 이온주입은 5keV의 이온주입에너지와 1×1014/cm2의 도즈로 이루어졌고, 49BF2
+의 이온주입은 5keV의 이온주입에너지와 1×10
14/cm2의 도즈로 이루어졌고, B10H14
+의 이온주입은 5keV의 이온주입에너지와 1×1013
/cm2의 도즈로 진행되었다.
11B+의 이온주입시, 붕소 이온들은 기판내로 깊게 이온주입되고, 10nm보다 더 깊은 위치에서 프로파일의 피크치가 위치한다. 49BF2
+의 경우와 B10
H14
+의 이온주입시에는 공통적으로 약 3nm에서 프로파일의 피크치가 위치하고, 더 깊은 위치에서는 급속하게 붕소의 농도가 감소한다.
그리고, 커브 p1과 p2는 서로 다른 감소 프로파일을 보이고 있고, 커브 p3은 붕소가 더 좁은 분포를 보이며, 커브 p1과 커브 p2를 비교해보면, 커브 p1의 피크높이는 커브 p2의 피크높이보다 더 높다. 이것은 B10H14
+의 이온주입시
49BF2
+의 이온주입도즈의 1/10의 주입량(dose)에서 동일한 붕소의 이온주입량을 얻을 수 있음을 의미한다.
B10H14
+과 49BF2
+ 이온들은 동일한 이온주입에너지로 이온주입되었다. 동일한 이온주입에너지에서 이온주입이 이루어질때, B10H14
+은 49BF2
+보다 더 얕게 이온주입될 수 있음을 알 수 있다. 또한, 동일한 깊이에 붕소를 이온주입하는 경우, B10H14
+을 위한 이온주입에너지는 49BF2
+의 이온주입에너지보다 더 높게 세팅될 수 있음을 알 수 있다.
도 3은 B10H14
+과 49BF2
+을 거의 동일한 깊이에 이온주입했을때 실험결과로서, 가로좌표는 기판내 깊이를, 세로좌표는 붕소농도를 나타낸다. 커브 p4는 10keV의 이온주입에너지와 1×1013/cm2의 주입량으로 B10H14
+을 이온주입했을때의 결과이고, 커브 p5는 5keV의 이온주입에너지와 1×1014/cm2의 주입량으로 49BF2
+을 이온주입했을때의 결과이다. 도면에서 나타나듯이, 커브 p4과 커브 p5는 동일한 분포를 보인다. 결국, 이온주입소스로서 B10H14
+을 이용하여 붕소를 이온주입할 때, 그 이온주입에너지는 이온주입소스로서 49BF2
+을 이용한 이온주입시의 이온주입에너지의 두배가 된다.
이하, 데카보렌 이온주입을 이용한 반도체소자의 콘택 형성 방법에 대해 첨부도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 제1실시예에 따른 pMOS 트랜지스터의 제조 방법을 도시한 공정 흐름도이다.
도 4에 도시된 바와 같이, 크게 필드산화막 형성 과정(S1), n형 웰 형성 과정(S2), 게이트절연막 및 게이트전극 형성 과정(S3), p형 소스/드레인 접합 형성 과정(S4), 콘택홀 형성 과정(S5), 데카보렌(B10H14) 분자로부터 추출된 붕소
이온을 이용한 플러그 이온주입 과정(S6), 활성화 열처리 과정(S7), 실리사이드막 및 확산방지금속막 형성 과정(S8), 금속배선 형성 과정(S9)으로 이루어진다.
도 4에서, 필드산화막 형성 과정(S1)은 STI 또는 LOCOS법을 통해 이루어지고, n형 웰 형성 과정(S2)은 인(P)과 같은 n형 도펀트를 이온주입하여 이루어지고, 게이트절연막 및 게이트전극 형성 과정(S3)에서 게이트절연막은 열산화막, 질화산화막(oxynitride), 고유전막 또는 산화막/고유전막의 적층막중에서 하나를 선택하여 사용하고, 게이트전극은 폴리실리콘막, 폴리실리콘막과 실리사이드의 적층막, 폴리실리콘막과 금속막의 적층막, 실리콘게르마늄막, 실리콘게르마늄막과 금속막의 적층막 또는 금속막중에서 하나를 선택하여 사용한다.
그리고, p형 소스/드레인 접합 형성 과정(S4)은, 49BF2
+ 이온 주입법,
11B+ 이온 주입법 및 49BF2
+ 이온과 11B+ 이온의 혼합이온주입법중에서 선택된다.
그리고, 콘택홀 형성 과정(S5)은 층간절연막을 식각하여 p형 소스/드레인 접합의 일부를 노출시키는 과정이다.
그리고, 데카보렌(B10H14) 분자로부터 추출된 붕소 이온을 이용한 플러그 이온주입 과정(S6)은 노출된 p형 소스/드레인 접합에 데카보렌(B10H14)으로부터 추출된 붕소 이온을 이온주입하여 플러그 이온주입 영역을 형성하는 과정으로서, 위에서 살펴본 바와 같이, 49BF2
+ 이온과 11B+ 이온의 혼합이온주입법과 유사한 수준의 낮은 콘택저항의 전기적 특성을 지니면서 제조 비용을 절감할 수 있는 플러그 이온주입법이다.
그리고, 활성화 열처리 과정(S7)은 플러그 이온주입과정후 도펀트를 전기적으로 활성화시키기 위한 열처리 과정으로서 열처리중에 p형 소스/드레인 접합 형성 과정(S4)시 주입된 불소(F) 이온을 외부로 방출시키는 효과도 얻는다.
그리고, 실리사이드막 및 확산방지금속막 형성 과정(S8)은 오믹콘택을 형성하기 용이한 실리사이드막의 형성, 그리고 p형 소스/드레인접합과 금속배선간 상호확산을 방지하는 확산방지금속막을 형성하는 과정으로서, 실리사이드막 형성을 위한 열처리 과정이 포함된다.
마지막으로, 금속배선 형성 과정(S9)은 p형 소스/드레인 접합에 연결되는 금속배선을 형성하는 과정으로서, 확산방지금속막 상부에 알루미늄, 알루미늄합금, 텅스텐, 구리 또는 구리합금을 증착한 후 패터닝하여 형성한다.
도 5는 본 발명의 제2실시예에 따른 pMOS 트랜지스터의 제조 방법을 도시한 공정 흐름도이다.
도 5에 도시된 바와 같이, 크게 필드산화막 형성 과정(S11), n형 웰 형성 과정(S12), 게이트절연막 및 게이트전극 형성 과정(S13), 데카보렌(B10H14) 분자로부터 추출된 붕소 이온을 이용한 p형 소스/드레인 접합 형성 과정(S14), 콘택홀 형성 과정(S15), 데카보렌(B10H14) 분자로부터 추출된 붕소 이온을 이용한 플러그 이온주입 과정(S16), 활성화 열처리 과정(S17), 실리사이드막 및 확산방지금속막 형성 과정(S18), 금속배선 형성 과정(S19)으로 이루어진다.
도 5에서, 필드산화막 형성 과정(S11)은 STI 또는 LOCOS법을 통해 이루어지고, n형 웰 형성 과정(S12)은 인(P)과 같은 n형 도펀트를 이온주입하여 이루어지고, 게이트절연막 및 게이트전극 형성 과정(S13)에서 게이트절연막은 열산화막, 질화산화막, 고유전막 또는 산화막/고유전막의 적층막중에서 하나를 선택하여 사용하고, 게이트전극은 폴리실리콘막, 폴리실리콘막과 실리사이드의 적층막, 폴리실리콘막과 금속막의 적층막, 실리콘게르마늄막, 실리콘게르마늄막과 금속막의 적층막 또는 금속막중에서 하나를 선택하여 사용한다.
그리고, p형 소스/드레인 접합 형성 과정(S14)은, 49BF2
+ 이온 주입법,
11B+ 이온 주입법 및 49BF2
+ 이온과 11B+ 이온의 혼합이온주입법 중에서 선택되는 제1실시예와 다르다. 즉, 불소가 전혀 포함되지 않는 이온주입법, 예를 들면, 데카보렌(B10H14) 분자로부터 추출된 붕소 이온을 이온주입하여 p형 소스/드레인 접합을 형성한다.
그리고, 콘택홀 형성 과정(S15)은 층간절연막을 식각하여 p형 소스/드레인 접합의 일부를 노출시키는 과정이다.
그리고, 데카보렌(B10H14) 분자로부터 추출된 붕소 이온을 이용한 플러그 이온주입 과정(S16)은 노출된 p형 소스/드레인 접합에 데카보렌(B10H14)으로부터 추출된 붕소 이온을 이온주입하여 플러그 이온주입 영역을 형성하는 과정이다.
그리고, 활성화 열처리 과정(S17)은 플러그 이온주입과정후 도펀트를 전기적으로 활성화시키기 위한 열처리 과정이다.
그리고, 실리사이드막 및 확산방지금속막 형성 과정(S18)은 오믹콘택을 형성하기 용이한 실리사이드막의 형성, 그리고 p형 소스/드레인접합과 금속배선간 상호확산을 방지하는 확산방지금속막을 형성하는 과정으로서, 실리사이드막 형성을 위한 열처리 과정이 포함된다.
마지막으로, 금속배선 형성 과정(S19)은 p형 소스/드레인 접합에 연결되는 금속배선을 형성하는 과정으로서, 확산방지금속막 상부에 알루미늄, 알루미늄합금, 텅스텐, 구리 또는 구리합금을 증착한 후 패터닝하여 형성한다.
전술한 제2실시예는 제1실시와 다르게, p형 소스/드레인접합을 형성하기 위한 이온주입과 플러그 이온주입을 모두 데카보렌분자로부터 추출된 붕소 이온을 이온주입하여 진행하고 있다.
이처럼, p형 소스/드레인접합과 플러그 이온주입을 데카보렌을 이용하면, 후속 실리사이드막 형성과정시 막내 불소 함유로 인한 문제점을 근본적으로 방지하고 있으므로, 콘택저항이 제1실시예에 비해 더욱 우수해진다.
도 6은 본 발명의 제3실시예에 따른 pMOS 트랜지스터의 제조 방법을 도시한 공정 흐름도이다.
도 6을 참조하면, 크게 필드산화막 형성 과정(S21), n형 웰 형성 과정(S22), 게이트절연막 및 게이트전극 형성 과정(S23), p형 소스/드레인 접합 형성 과정(S24), 콘택홀 형성 과정(S25), 데카보렌(B10H14)으로부터 추출된 붕소 이온을 이용한 플러그 이온주입 과정(S26), 실리사이드막(열처리시 플러그 이온주입과정시 주입된 도펀트가 활성화됨) 및 확산방지금속막 형성 과정(S27), 금속배선 형성 과정(S28)으로 이루어진다.
도 6에 도시된 제3실시예는 제1실시예와 동일하게, 플러그 이온주입 과정(S26)을 데카보렌(B10H14)으로부터 추출된 붕소 이온을 이용하여 진행하고 있다.
다른 점이 있다면, 제1실시예에서는 데카보렌(B10H14)으로부터 추출된 붕소 이온을 이용한 플러그 이온주입 과정(S6)후 활성화 열처리 과정(S7)을 진행하였으나, 제3실시예에서는 실리사이드막 및 확산방지금속막 형성 과정(S27) 중에 플러그 이온주입 과정시 주입된 도펀트를 활성화시킨다. 즉, 실리사이드막을 형성하기 위한 열처리시 플러그 이온주입과정시 주입된 도펀트가 활성화된다.
따라서, 제3실시예는 플러그 이온주입을 데카보렌분자를 이용함에 따른 효과를 구현하면서도 제1실시예와 달리 활성화 열처리 과정이 생략되므로 다수번의 열처리 과정에 따른 열부담을 줄일 수 있는 부가적인 효과를 얻는다.
도 7은 본 발명의 제4실시예에 따른 pMOS 트랜지스터의 제조 방법을 도시한 공정 흐름도이다.
도 7을 참조하면, 크게 필드산화막 형성 과정(S31), n형 웰 형성 과정(S32), 게이트절연막 및 게이트전극 형성 과정(S33), 데카보렌(B10H14) 분자로부터 추출된 붕소 이온을 이용한 p형 소스/드레인 접합 형성 과정(S34), 콘택홀 형성 과정(S35), 데카보렌(B10H14) 분자로부터 추출된 붕소 이온을 이용한 플러그 이온주입 과정(S36), 실리사이드막(열처리시 플러그 이온주입과정시 주입된 도펀트가 활성화됨) 및 확산방지금속막 형성 과정(S37), 금속배선 형성 과정(S38)으로 이루어진다.
도 7에 도시된 제4실시예는 제2실시예와 동일하게, p형 소스/드레인 접합 형성 과정(S34)과 플러그 이온주입 과정(S36)을 데카보렌(B10H14)으로부터 추출된 붕소
이온을 이용하여 진행하고 있다.
다른 점이 있다면, 제2실시예에서는 데카보렌(B10H14)으로부터 추출된 붕소 이온을 이용한 플러그 이온주입 과정(S16)후 활성화 열처리 과정(S17)을 진행하였으나, 제3실시예에서는 실리사이드막 및 확산방지금속막 형성 과정(S37) 중에 플러그 이온주입 과정시 주입된 도펀트를 활성화시킨다. 즉, 실리사이드막을 형성하기 위한 열처리시 플러그 이온주입과정시 주입된 도펀트가 활성화된다.
따라서, 제4실시예는 플러그 이온주입을 데카보렌분자를 이용함에 따른 효과를 구현하면서도 제2실시예와 달리 활성화 열처리 과정이 생략되므로 다수번의 열처리 과정에 따른 열부담을 줄일 수 있는 부가적인 효과를 얻는다.
도 4 내지 도 7에서 데카보렌(B10H14)으로부터 추출된 붕소 이온을 이용한 플러그 이온주입 과정시 이온주입에너지는 5keV∼40keV이고, 이온주입량은 1.0E14ions/cm2 ∼1.0E15ions/cm2이다.
전술한 바와 같이, 데카보렌(B10H14)으로부터 추출된 붕소 이온을 이온주입하여 플러그 이온주입을 진행하기 때문에 불소가 전혀 포함되어 있지 않다. 이로써 49BF2
+ 이온 또는 11B+ 이온을 주입하여 형성할 때 과도한 불소 주입으로 인해 발생하는 후속 열처리 공정시 불소 버블(Fluorine bubble) 및 불소화합물의 석출물(precipitates) 등이 전혀 없고, 고농도의 불소 함유로 인한 실리사이드막 형성 방해 및 그로 인한 콘택저항의 불균일화를 근본적으로 방지한다.
더욱이, 제2실시예 및 제4실시예와 같이, p형 소스/드레인접합과 플러그 이온주입을 데카보렌을 이용하면, 후속 실리사이드막 형성과정시 불소 함유로 인한 문제점을 근본적으로 방지하고 있으므로, 콘택저항이 제1,3실시예에 비해 더욱 우수해진다.
도 8a 내지 도 8d는 도 4에 따른 pMOS 트랜지스터의 제조 방법을 도시한 공정 단면도이다.
도 8a에 도시된 바와 같이, 반도체 기판(31)의 소정 영역에 STI(Shallow Trench Isolation)법 또는 LOCOS(Local oxidation of silicon)법을 이용하여 소자분리막인 필드산화막(32)을 형성한다.
다음에, 반도체 기판(31)에 인(Phosphorous; P)과 같은 n형 도펀트를 이온주입하여 n형 웰(33)을 형성한 후, 반도체 기판(31)상에 게이트절연막(34)과 게이트전극(35)을 형성한다.
이때, 게이트절연막(34)으로는 열산화막, 질화산화막(oxynitride), 고유전막 또는 산화막/고유전막의 적층막중에서 하나를 선택하여 사용한다. 그리고, 게이트전극(35)은 폴리실리콘막, 폴리실리콘막과 실리사이드의 적층막, 폴리실리콘막과 금속막의 적층막, 실리콘게르마늄막, 실리콘게르마늄막과 금속막의 적층막 또는 금속막중에서 하나를 선택하여 사용하며, 실리콘질화막과 같은 하드마스크(hard mask)를 최상부에 포함할 수 있다.
그리고, 반도체 기판(31) 상부에 절연층을 증착한 후, 전면식각을 진행하여 게이트전극(35)의 양측벽에 스페이서(36)를 형성한다. 이때, 스페이서(36)를 형성하는 절연층은 실리콘질화막, 실리콘산화막 또는 실리콘질화막과 실리콘산화막의 조합을 이용한다.
그 다음, 스페이서(36) 외측의 반도체 기판(31)에 p형 도펀트, 예를들어, 49BF2
+ 이온 또는 11B+ 이온을 주입하여 p형 소스/드레인 접합(37)을 형성한다. 이때, p형 소스/드레인 접합(37)은 SDE 구조를 가질 수 있으며, SDE 구조의 형성은 공지된 방법을 따른다. 한편, 매몰 채널(Buried channel) pMOS 소자의 경우에는 SDE가 없는 소스/드레인 접합이 사용될 수도 있다.
도 8b에 도시된 바와 같이, 반도체 기판(31) 상부에 층간절연막(38)을 증착한다. 이때, 층간절연막(38)은 실리콘산화막 또는 실리콘질화막 상부에 갭필(Gapfill)용 BPSG(Boro Phospho Silicate Glass), HDP CVD(High Density Plasma Chemical Vapor Deposition)막 또는 저유전율막 등이 적층된 막이다.
다음에, 층간절연막(38)상에 p형 소스/드레인접합(37)을 노출시키기 위한 감광막 패턴(39)을 공지의 포토리소그래피 방식에 의하여 형성한다.
다음으로, 감광막 패턴(39)을 식각마스크로 층간절연막(38)을 식각하여 콘택홀(40)을 형성한다. 이때, 콘택홀(40)을 형성하기 위한 식각 공정으로 p형 소스/드레인 접합(37)의 표면은 소정 부분 손상될 수 있다.
다음에, p형 소스/드레인 접합(37)의 손상 부위를 치유하면서 콘택저항을 확보하기 위하여 플러그 이온주입을 진행하는데, p형 소스/드레인 접합(37)에 데카보렌 분자(B10H14)로부터 추출된 붕소 이온을 5keV∼40keV의 이온주입에너지와 1.0E14ions/cm2∼1.0E15ions/cm2이의 주입량으로 주입하여 플러그 이온주입영역(41)을 형성한다.
도 8c에 도시된 바와 같이, 감광막 패턴(39)을 제거한 후, 플러그 이온주입 영역(41)에 주입된 도펀트를 전기적으로 활성화시키기 위한 열처리(annealing)를 진행하여 활성화된 플러그 이온주입 영역(41a)을 형성한다.
이때, 도펀트의 활성화 열처리는 실리콘의 용융점인 1414℃보다 낮으면서 플러그 이온주입 영역(41)에 주입된 도펀트를 활성화시키는 온도, 예컨대 750℃∼1100℃의 범위에서 진행한다. 이와 같은 열처리중에 플러그 이온주입 영역(41)내에 주입된 도펀트들이 전기적으로 활성화되는데, 바람직하게 열처리는 급속열처리(RTP) 또는 스파이크 급속열처리(Spike-RTP)를 이용한다. 예컨대, 급속열처리는 750℃∼1050℃의 범위에서 진행하고, 스파이크 급속열처리는 850℃∼1100℃의 범위에서 진행한다.
위와 같이 플러그 이온주입영역(41)을 데카보렌 분자로부터 추출된 붕소 이온을 이온주입하여 형성하므로, 근본적으로 불소(F)가 포함되어 있지 않고, 이러한 열처리를 통해 p형 소스/드레인 접합(37)내에 잔류하는 불소가 외부로 방출되는 효과가 있다. 이로써 후속 실리사이드막 형성시 불소(F) 화합물의 방해를 받지 않으므로 콘택저항이 균일해진다.
결국, 열처리를 통해 활성화된 플러그 이온주입 영역(41a)은 이온주입된 도펀트들과 실리콘이 안정된 결합을 형성하면서 전기적으로 활성화된 p+ 도핑층으로 개질된다. 즉, 열처리중에 붕소(B)와 실리콘(Si)이 안정된 결합을 이룬다.
도 8d에 도시된 바와 같이, 콘택홀(41)을 포함한 층간절연막(39)상에 실리사이드 형성용 금속막(42)과 확산방지금속막(43)을 차례로 증착한 후, 플러그 이온주입 영역(41a)의 실리콘 원자와 실리사이드 형성용 금속막(42)을 이루는 구성물의 반응을 유도하여 실리사이드막(44)을 형성한다.
여기서, 실리사이드 형성용 금속막(42)으로는 공지된 바와 같이 티타늄막(Ti), 티타늄실리콘막(TiSix), 코발트막(Co), 니켈막(Ni) 또는 백금막(Pt)을 이용하고, 금속배선과 p형 소스/드레인 접합(37)간 상호반응을 방지하는 확산방지금속막(43)으로는 티타늄나이트라이드막(TiN) 또는 텅스텐나이트라이드막(WN)을 이용한다.
예컨대, 실리사이드 형성용 금속막(42)으로 티타늄막(Ti)을 이용하고 확산방지금속막(43)으로 티타늄나이트라이드막(TiN)을 이용하는 경우, 실리사이드막(44)의 형성은 650℃∼900℃에서 급속열처리(Rapid Thermal Process; RTP)를 실시하므로써 가능하다. 이러한 급속열처리(RTP) 과정중에 플러그 이온주입 영역(41a)을 이루는 실리콘원자와 실리사이드 형성용 금속막(42)인 티타늄막의 티타늄이 반응하여 티타늄실리사이드막(Ti-silicide)을 형성하는 것이다. 이와 같은 실리사이드막(44)은 잘 알려진 바와 같이 콘택저항 감소를 목적으로 사용하는 오믹콘택(ohmic contact) 형성을 용이하게 하는 역할을 한다.
한편, 티타늄나이트라이드막(TiN)은 확산방지금속막(43)의 역할을 수행함과 동시에 티타늄막(Ti)이 대기 중에 노출되는 것을 방지하여 장기간 노출에 따른 자연 산화막의 형성 및 오염원의 발생으로부터 티타늄막(Ti)을 보호하는 역할도 한다.
실리사이드막(44) 형성후, 확산방지금속막(43) 상부에 알루미늄(Al), 알루미늄합금, 텅스텐(W), 구리(Cu) 또는 구리합금 등의 금속막을 증착한 후, 금속배선을 형성하기 위한 패터닝 과정을 통해 금속배선(45)을 형성한다. 이때, 패터닝과정시 층간절연막(39)상에 형성된 확산방지금속막(43)과 실리사이드 형성용 금속막(42)막도 동시에 패터닝된다.
한편, p형 소스/드레인 접합(37)은 49BF2
+ 이온 또는 11B+
이온을 주입하여 형성하고 있으나, 다른 방법으로 49BF2
+ 이온과 11B+ 이온을 연속해서 이온주입하여 형성할 수도 있다.
도 8a 내지 도 8d에 도시된 제조 방법에서는, p형 소스/드레인 접합(37)을 49BF2
+ 이온, 11B+ 이온, 49BF2
+ 이온과 11B+ 이온의 혼합 이온주입법으로 형성하고 있으나, 제2실시예(도 5) 및 제4실시예(도 7)와 같이, p형 소스/드레인 접합(37)을 데카보렌 분자로부터 추출된 붕소 이온을 이온주입하여 형성할 수도 있다.
그리고, 제3실시예(도 6) 및 제4실시예(도 7)와 같이, 플러그 이온주입 영역에 주입된 도펀트의 활성화가 후속 실리사이드막을 형성하는 열처리과정중에 이루어질 수도 있다. 이경우, 데카보렌 분자로부터 추출된 붕소 이온을 이온주입하여 p형 소스/드레인 접합과 플러그 이온주입영역을 형성하는 경우(도 5 참조)가 불소 함유량이 가장 낮은 이온주입법이므로 다른 실시예에 비해 더욱더 낮은 콘택저항을 얻을 수 있다.
도 9는 서로 다른 이온주입법 적용에 따른 콘택저항 분포도이다. 도 9에서 가로좌표는 콘택저항[㏀/콘택]을 나타내고, 세로좌표는 누적확률[%]을 나타내며, 커브 p6은 49BF2
+/11B+의 혼합주입법을 통해 플러그이온주입한 결과이고, p7은 49BF2
+ 이온주입법을 통해 플러그이온주입한 결과이며, p8은 B10H14 이온주입법을 통해 플러그이온주입한 결과이다.
도 9에 도시된 바와 같이, 49BF2
+/11B+의 혼합주입법을 이용한 경우가 49BF2
+ 이온주입법을 이용한 경우에 비해 콘택저항이 낮게 측정되었으며, B10H14 이온주입법을 이용한 경우는 위의 두 이온주입법에 비해 현저히 콘택저항이 낮아지고 있음을 알 수 있다.
전술한 실시예들에서는 콘택플러그없이 소스/드레인 접합에 연결되는 금속배선을 형성하는 경우를 예로 들었으나, 콘택플러그를 갖는 금속배선을 형성하는 경우에도 적용 가능하다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 본 발명은 불소 이온 함유량이 매우 적은 플러그 이온주입 영역을 형성하므로써 콘택홀 면적이 극히 작아지는 100nm급 이하의 고집적 소자에서 요구되는 콘택저항까지도 만족할 수 있어 고집적 소자의 수율을 확보할 수 있는 효과가 있다.
그리고, 일반적인 붕소 이온주입에 비해 11배 정도 높은 에너지 사용이 가능한 데카보렌 분자이온을 이용하므로 더 높은 빔전류를 추출할 수 있고, 또한 붕소이온주입에 비해 1/10의 이온주입량으로 주입되는 붕소 이온수를 동일하게 할 수 있어 플러그 이온주입 공정의 생산성을 10 배 이상 크게 개선시킬 수 있는 효과가 있다.
그리고, 저에너지 붕소 이온주입이 필요로 하는 선비정질화이온주입법 및 결합된 붕소이온주입법 및 49BF2
+의 저에너지 11B의 혼합주입법에 비해 저비용으로 고성능 소자를 구현할 수 있다.
그리고, 통상적인 이온주입장치의 이온발생기만을 개조하여 사용 가능하므로, 새로운 이온주입장치의 개발없이 효율적으로 플러그 이온주입을 진행하므로 투자 비용을 절감할 수 있는 효과가 있다.
그리고, 선비정질화 이온주입법 및 저에너지 붕소 이온주입법은 이온주입장치의이온소스 지역의 오염이 쉽게 진행되어 이온소스의 교체 및 정비 주기가 짧은데 반해, 본 발명은 이온소스의 정비 주기를 상대적으로 길게 함에 따라 이온소스 정비시 발생되는 환경 오염 물질의 배출을 최소화할 수 있는 효과가 있다.
도 1a 내지 도 1c는 종래기술에 따른 49BF2
+ 이온과 11B+
이온의 혼합이온주입법을 이용한 pMOS 트랜지스터의 제조 방법을 도시한 공정 단면도.
도 2는 11B+, 49BF2
+, B10H14
+이 실리콘기판에 이온주입되었을 때 기판내의 붕소농도분포를 보이는 그래프,
도 3은 B10H14
+과 49BF2
+을 거의 동일한 깊이에 이온주입했을때의 붕소농도분포를 도시한 그래프,
도 4는 본 발명의 제1실시예에 따른 pMOS 트랜지스터의 제조 방법을 도시한 공정 흐름도,
도 5는 본 발명의 제2실시예에 따른 pMOS 트랜지스터의 제조 방법을 도시한 공정 흐름도,
도 6은 본 발명의 제3실시예에 따른 pMOS 트랜지스터의 제조 방법을 도시한 공정 흐름도,
도 7은 본 발명의 제4실시예에 따른 pMOS 트랜지스터의 제조 방법을 도시한 공정 흐름도,
도 8a 내지 도 8d는 도 4에 따른 pMOS 트랜지스터의 제조 방법을 도시한 공정 단면도,
도 9는 본 발명의 실시예에 따른 콘택저항을 비교한 도면.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 필드산화막
33 : n형 웰 34 : 게이트절연막
35 : 게이트전극 36 : 스페이서
37 : p형 소스/드레인 접합 38 : 층간절연막
39 : 감광막 패턴 40 : 콘택홀
41 : 플러그 이온주입 영역 42 : 실리사이드 형성용 금속막
43 : 확산방지금속막 44 : 실리사이드막
45 : 금속배선
Claims (11)
- p형 소스/드레인이 형성된 반도체 기판 상에 절연막을 형성하는 단계;상기 p형 소스/드레인의 일부를 노출시키도록 상기 절연막내에 콘택홀을 형성하는 단계;상기 콘택홀의 바닥에 노출된 상기 반도체 기판에 데카보렌분자로부터 추출된 붕소 이온을 이온주입하여 플러그 이온주입영역을 형성하는 단계; 및도전막으로 상기 콘택홀을 채우는 단계를 포함하는 것을 특징으로 하는 피모스 트랜지스터의 제조 방법.
- 제1항에 있어서,상기 플러그 이온주입영역을 형성하는 단계는,데카보렌(B10H14)으로부터 추출된 붕소 이온을 이온주입하되, 이온주입에너지는 5keV∼40keV로 하고, 이온주입량은 1.0E14ions/cm2 ∼1.0E15ions/cm2로 이온주입하는 것을 특징으로 하는 피모스 트랜지스터의 제조 방법.
- 제1항에 있어서,상기 p형 소스/드레인은,49BF2 + 이온, 11B+ 이온 또는 49BF2 + 이온과 11B+ 이온의 혼합이온을 이온주입하여 형성하는 것을 특징으로 하는 피모스 트랜지스터의 제조 방법.
- 제1항에 있어서,상기 p형 소스/드레인은,데카보렌분자로부터 추출된 붕소 이온을 이온주입하여 형성하는 것을 특징으로 하는 피모스 트랜지스터의 제조 방법.
- 제1항에 있어서,상기 도전막으로 상기 콘택홀을 채우는 단계는,상기 콘택홀내에 실리사이드 형성용 금속막과 확산방지금속막을 차례로 형성하는 단계;열처리를 통해 상기 플러그 이온주입영역과 접합되는 실리사이드막을 형성함과 동시에 상기 플러그 이온주입영역내 주입된 도펀트를 활성화시키는 단계; 및금속막으로 상기 콘택홀을 채우는 단계를 포함하는 것을 특징으로 하는 피모스 트랜지스터의 제조 방법.
- 제5항에 있어서,상기 실리사이드막은 650℃∼900℃의 온도에서 열처리하여 형성하는 것을 특징으로 하는 피모스 트랜지스터의 제조 방법.
- 제1항에 있어서,상기 도전막으로 콘택홀을 채우는 단계는,상기 플러그 이온주입영역에 주입된 붕소 이온을 활성화시키기 위한 열처리 단계상기 콘택홀내에 실리사이드 형성용 금속막과 확산방지금속막을 차례로 형성하는 단계;열처리를 통해 상기 플러그 이온주입영역과 접합되는 실리사이드막을 형성하는 단계; 및금속막으로 상기 콘택홀을 채우는 단계를 포함하는 것을 특징으로 하는 피모스 트랜지스터의 제조 방법.
- 제7항에 있어서,상기 활성화시키기 위한 열처리 단계는,급속열처리(RTP) 또는 스파이크 급속열처리(Spike-RTP)를 이용하는 것을 특징으로 하는 피모스 트랜지스터의 제조 방법.
- 제8항에 있어서,상기 급속열처리는 750℃∼1050℃의 범위에서 진행하는 것을 특징으로 하는 피모스 트랜지스터의 제조 방법.
- 제8항에 있어서,상기 스파이크 급속열처리는 850℃∼1100℃의 범위에서 진행하는 것을 특징으로 하는 피모스 트랜지스터의 제조 방법.
- 제7항에 있어서,상기 실리사이드막을 형성하기 위한 열처리는, 650℃∼900℃의 온도에서 진행하는 것을 특징으로 하는 피모스 트랜지스터의 제조 방법.
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