KR20040008634A - 피모스트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명은 도펀트가 게이트산화막을 뚫고 반도체기판으로 침투하는 도펀트 침투 현상을 방지하는데 적합한 pMOSFET의 제조 방법을 제공하기 위한 것으로, 반도체기판상에 게이트산화막을 형성하는 단계, 상기 게이트산화막상에 감광막을 도포하는 단계, 상기 감광막내에 질소이온을 주입하되, 주입되는 상기 질소이온의 일부가 상기 게이트산화막내에 포함되도록 하는 단계, 상기 감광막을 제거하는 단계, 급속열처리 과정을 수행하여 상기 게이트산화막내에 상기 질소이온을 균일하게 분포시키는 단계, 상기 게이트산화막상에 게이트전극을 형성하는 단계, 상기 게이트전극과 상기 반도체기판내에 p형 도펀트를 이온주입하여 p형 게이트전극과 p형 소스/드레인영역을 동시에 형성하는 단계, 및 상기 p형 소스/드레인영역내에 주입된 도펀트를 활성화시키는 단계를 포함한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 pMOSFET의 제조 방법에 관한 것이다.
잘 알려진 바와 같이, CMOS 소자에서 n형 불순물이 도핑된 폴리실리콘 게이트전극을 사용하는 pMOSFET는 실리콘기판 표면 하부로 매립채널(buried channel)이 형성되는데, 이러한 상황하에서는 실리콘기판 표면에 채널이 형성되는 nMOSFET과 pMOSFET간에 문턱전압이 차이가 나게 되어 소자의 설계나 제작에 여러가지 제한 요인이 작용한다. 따라서, nMOSFET의 게이트 폴리실리콘에는 n형 불순물 도핑을 적용하고, pMOSFET의 게이트 폴리실리콘에는 p형 불순물 도핑을 적용하는 바, 이러한 구조를 통상 듀얼-게이트 구조라 부른다.
듀얼 게이트 적용을 위한 공정에 있어, nMOSFET과 pMOSFET의 각 게이트전극용 폴리실리콘막은 동시에 증착되고 패터닝되기 때문에, 먼저 비도핑 폴리실리콘을 증착하고 nMOSFET과 pMOSFET의 각 게이트지역에 서로 다른 도전형의 불순물을 도핑하기 위하여 선택적 이온주입 공정이 적용된다. 통상적으로, nMOSFET의 게이트 폴리실리콘에는 인(Phosporous, P)을 이온주입하는 방법을 적용하고, pMOSFET의 게이트 폴리실리콘에는 붕소(Boron, B)를 이온주입하는 방법을 적용하고 있다.
도 1은 종래기술에 따른 pMOSFET의 구조 단면도이다.
도 1을 참조하면, 반도체기판(11)의 소정 부분에 STI(Shallow Trench Isolation)법을 이용한 필드산화막(12)이 형성되고, 반도체기판(11)의 활성영역의 선택된 영역상에 게이트산화막(13)이 형성되며, 게이트산화막(13)상에 p형 폴리실리콘 게이트전극(14)이 형성된다.
그리고, p형 폴리실리콘 게이트전극(14)의 양측벽에 스페이서(15)가 형성되고, 스페이서(15) 아래의 반도체기판(11)내에 p형 LDD 영역(16)이 형성되며, 스페이서(15)의 끝단에 정렬되어 반도체기판(11)내에 LDD(Lightly Doped Drain) 영역과 전기적으로 연결되는 p형 소스/드레인영역(17)이 형성된다.
도 1에서, p형 폴리실리콘 게이트전극(14)에는 붕소 이온이 이온주입되어 있으며, p형 소스/드레인영역(17)을 형성한 후 p형 소스/드레인영역(17)내 p형 불순물의 활성화(activation)를 위해 열처리 과정을 수행하는데, 이때, p형 폴리실리콘 게이트전극(14)내 도핑된 붕소(B) 이온이 게이트산화막을 뚫고 확산되는 도펀트 침투(penetration) 현상이 발생한다.
전술한 도펀트 침투로 인해 반도체기판의 붕소(B) 농도를 높이는 결과를 초래하여 소자의 임계전압 불안정 현상을 발생시킨다.
따라서, 도펀트 침투 현상을 방지하기 위하여 종래에는 게이트산화막 형성시 질소 분위기에서 열처리하여 NO(Nitride Oxide) 산화막을 형성하는 방법이 제안되고 있다. 즉, 게이트산화막내 함유된 질소가 도펀트가 게이트산화막을 뚫고 반도체기판으로 침투하는 것을 방지한다.
그러나, NO 산화막을 형성하는 방법은 850℃이상으로 공정 온도가 높고 30분 이상의 장시간에 걸친 열처리를 필요로 하여 공정시간이 오래 걸린다는 단점이 있으며, 또한 도펀트 침투를 방지하는 질소의 농도를 조절하기 어려운 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로, 도펀트가 게이트산화막을 뚫고 반도체기판으로 침투하는 도펀트 침투 현상을 방지하는데 적합한 pMOSFET의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 pMOSFET의 구조 단면도,
도 2a 내지 도 2g는 본 발명의 실시예에 따른 pMOSFET의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 필드산화막
23 : n형 웰 24a : 질소함유-게이트산화막
25 : 감광막 26a : p형 폴리실리콘 게이트전극
27 : p형 LDD 영역 27a : 산화막스페이서
27b : 질화막스페이서 29 : p형 소스/드레인 영역
32 : 금속실리사이드막
상기 목적을 달성하기 위한 본 발명의 피모스트랜지스터의 제조 방법은 반도체기판상에 게이트산화막을 형성하는 단계, 상기 게이트산화막상에 감광막을 도포하는 단계, 상기 감광막내에 질소이온을 주입하되, 주입되는 상기 질소이온의 일부가 상기 게이트산화막내에 포함되도록 하는 단계, 상기 감광막을 제거하는 단계, 급속열처리 과정을 수행하여 상기 게이트산화막내에 상기 질소이온을 균일하게 분포시키는 단계, 상기 게이트산화막상에 게이트전극을 형성하는 단계, 상기 게이트전극과 상기 반도체기판내에 p형 도펀트를 이온주입하여 p형 게이트전극과 p형 소스/드레인영역을 동시에 형성하는 단계, 및 상기 p형 소스/드레인영역내에 주입된 도펀트를 활성화시키는 단계를 포함함을 특징으로 하며, 상기 감광막내에 질소이온을 주입하는 단계에서 상기 주입되는 질소이온의 RP의 피크 농도는 상기 감광막 두께의위치에 분포하는 것을 특징으로 하며, 상기 질소 이온은 50keV∼100keV의 주입에너지와 1×1015atoms/cm2∼3×1015atoms/cm2의 주입량으로 이온주입되는 것을특징으로 하고, 상기 급속열처리 과정은, 1000℃∼1100℃의 온도에서 1초∼5초동안 100℃/초∼150℃/초의 승온속도로 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 pMOSFET의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(21)의 소정 부분에 STI법을 이용하여 필드산화막(22)을 형성한 후, 웰을 형성하기 위한 이온주입을 수행하여 반도체기판내에 n형 웰(23)을 형성한다.
다음으로, 반도체기판(21)상에 게이트산화막(24)을 형성한다. 이때, 도면에도시되지 않았지만, n형 웰(23) 형성후 문턱전압(Threshold voltage; VT)을 조절하기 위한 도펀트를 이온주입한다.
다음으로, 게이트산화막(24)상에 감광막(25)을 1000Å 두께로 도포한다.
도 2b에 도시된 바와 같이, 감광막(25)에 질소 이온을 이온주입한다. 이때, 질소 이온의 이온주입은 50keV∼100keV의 주입에너지와 1×1015atoms/cm2∼3×1015atoms/cm2의 주입량으로 진행된다. 그리고, 이온주입되는 질소이온의 RP(Projection range)를 조절하여 피크(peak) 농도가 감광막(25)두께의위치에 분포할 수 있도록 한다.
이와 같이, 감광막 두께의위치에 분포하도록 질소 이온을 이온주입하면, 도핑 프로파일의 일부 질소 이온이 게이트산화막(24)내에 포함된다. 결국, 질소이온의 Rp를 조절하기 때문에, 질소분위기에서 열처리하여 게이트산화막 형성시 질소를 분포시키는 종래기술에 비해 질소 농도의 조절이 용이하다.
도 2c에 도시된 바와 같이, 감광막(25)을 제거한 후, 급속열처리(Rapid Thermal Process; RTP)를 진행하여 질소 이온을 게이트산화막(24)내에 균일하게 분포시킨다. 즉, 질소 이온이 함유된 게이트산화막(24a)을 형성한다.
이때, 급속열처리시 온도는 1000℃∼1100℃이고, 시간은 1∼5초, 승온속도는 100℃/초∼150℃/초이다.
이와 같이, 비록 열처리 온도는 1000℃∼1100℃로 높으나, 매우 짧은 시간동안 빠르게 온도를 승온시키므로 열이력(thermal budget)을 줄인다
상술한 급속열처리후, 질소 이온이 게이트산화막(24)내에서 균일하게 분포하며, 이 질소이온들이 게이트산화막(24) 내에서 실리콘(Si) 및 산소(O2)들과 균일한 간격으로 결합된다. 이러한 규칙적인 결합들은 후속 활성화 급속열처리 공정에서 게이트전극 내에 도핑된 붕소이온의 확산장벽(Diffusion barrier)의 역할을 한다.
도 2d에 도시된 바와 같이, 질소이온이 함유된 질소함유-게이트산화막(24a)상에 폴리실리콘 게이트전극(25)을 형성한다. 이때, 폴리실리콘 게이트전극(25)의형성 방법은, 먼저 질소함유-게이트산화막(24)상에 폴리실리콘막을 1500Å∼2000Å 두께로 증착한 후, 폴리실리콘막상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 게이트전극을 정의하는 게이트 마스크를 형성한다. 계속해서, 게이트 마스크를 식각마스크로 폴리실리콘막을 식각한다.
다음으로, 폴리실리콘 게이트전극(25)을 마스크로 이용하거나 또는 폴리실리콘 게이트전극(25)과 별도의 마스크를 이용하여 반도체기판(21)에 이불화붕소(BF2) 이온을 이온주입한다. 이와 같은 이불화붕소 이온의 이온주입에 의해 반도체기판(21)의 활성영역내에는 p형 LDD 영역(26)이 형성된다.
이때, 이불화붕소(BF2) 이온의 이온주입시, 주입에너지는 5keV∼10keV이고, 주입량은 2×1014atoms/cm2∼5×1014atoms/cm2이며, 이온주입각도는 반도체기판(21)의 표면에 대해 수직이다.
다음으로, 전면에 실리콘산화막(SiO2)과 실리콘질화막(Si3N4)을 각각 100Å∼200Å, 600Å∼900Å의 두께로 증착하고, 전면 식각 과정을 거쳐 폴리실리콘 게이트전극(25)의 양측벽에 산화막스페이서(27a)와 질화막스페이서(27b)로 이루어진 이중 스페이서(double spacer)를 형성한다.
한편, 실리콘산화막은 TEOS(Tetra Ethyl Ortho Silicate)와 산소(O2)를 소스가스로 하여 680℃에서 2분동안 증착한 것이며, 실리콘질화막은 DCS(Dichlorosilane)와 NH3를 소스가스로 하여 760℃에서 90분동안 증착한 것이다.
도 2e에 도시된 바와 같이, 폴리실리콘 게이트전극(25)을 마스크로 이용하거나 또는 폴리실리콘 게이트전극(25)과 별도의 이온주입마스크를 이용하여 붕소(B) 이온을 이온주입하여 얕은 p형 소스/드레인영역(28)을 형성한다. 이때, 붕소(B) 이온의 이온주입은 폴리실리콘 게이트전극(25)에도 이루어져 p형 폴리실리콘 게이트전극(25a)을 형성시킨다.
전술한 바와 같은 붕소(B) 이온의 이온주입시, 주입에너지는 1keV∼5keV이고, 주입량은 2×1015atoms/cm2∼4×1015atoms/cm2이다.
다음으로, p형 소스/드레인영역(28)내 이온주입된 붕소(B) 이온의 활성화를 위해 급속열처리(RTP) 과정을 수행한다. 이때, 급속열처리시 온도는 1000℃∼1100℃이고, 시간은 10초∼20초로 한다.
이때, 질소 이온이 함유된 질소함유-게이트산화막(24a)내 질소이온이 붕소이온의 확산장벽 역할을 수행하므로, 붕소이온이 질소함유-게이트산화막(24a)을 뚫고 반도체기판(21)으로 확산하지 못한다.
도 2f에 도시된 바와 같이, 반도체기판(21)의 전면에 스퍼터링법(Sputtering)에 의해 티타늄(Ti), 코발트(Co), 니켈(Ni), 몰리브덴(Mo) 및 니켈합금(Ni-alloy)으로 이루어진 그룹중에서 선택된 하나의 금속막(29)을 100Å∼150Å 두께로 증착한다.
다음에, 금속막(29)상에 티타늄나이트라이드막(TiN, 30)을 200Å∼300Å 두께로 증착한다. 여기서, 티타늄나이트라이드막(30)을 금속막(29)상에 형성하는 이유는, 후속 실리사이드 형성을 위한 급속열처리 공정전에 금속막(29)이 대기 중에 노출되는 것을 방지함으로써 장시간 대기 노출에 따른 자연 산화막 형성 및 오염원의 발생으로부터 금속막(29)을 보호하기 위함이다.
그리고, 티타늄나이트라이드막(30)을 200Å∼300Å 두께로 증착하는 이유는, 300Å 보다 두꺼운 두께로 증착할 경우, 후속 제거공정시 많은 시간이 소요되는 단점이 있으며, 200Å 보다 얇은 두께로 증착하는 경우는 금속막(29)을 보호하는 효과가 저하되기 때문이다.
다음으로, 금속막(29)과 p형 소스/드레인영역(28)의 실리콘의 반응을 유도하여 금속실리사이드막(31)을 형성하는 실리사이드 과정을 수행한다.
실리사이드 과정은, 급속열처리(RTP) 과정을 통해 이루어지는데, 급속열처리 과정은 450℃∼550℃의 온도에서 50초∼80초동안 진행하며, 열처리장비의 승온속도는 40℃/초∼60℃/초로 한다. 이때, 승온속도를 초당 40℃∼60℃으로 하는 이유는 이 범위를 벗어나는 경우에 금속실리사이드막(31)의 균일성 및 저항특성이 나쁘기 때문이다.
상술한 실리사이드 과정을 통해 형성되는 금속실리사이드막(31)은 티타늄실리사이드막(Ti-silicide), 코발트실리사이드막(Co-silicide), 몰리브덴실리사이드막(Mo-silicide), 니켈실리사이드막(Ni-silicide) 또는 니켈합금실리사이드막(Ni alloy-silicide)이다.
한편, 금속실리사이드막(31)은 p형 폴리실리콘 게이트전극(25a)의 상면과 p형 소스/드레인영역(28)의 상면에만 형성된다.
도 2g에 도시된 바와 같이, 실리사이드화 반응이 이루어지지 않은 미반응 금속막(29)과 티타늄나이트라이드막(30)을 제거한다. 이때, NH4OH:H2O2:H2O(1:4:20)의 혼합 용액에서 진행한 후, HCl:H2O2:H2O(1:1:5)의 혼합 용액에서 진행한다.
다음으로, 금속실리사이드막(31)의 저항 감소 및 안정화를 위해 급속열처리 과정을 추가로 수행하는데, 추가 급속열처리 과정은 700℃∼800℃의 온도에서 20초∼40초동안 진행하며, 열처리장비의 승온속도는 40℃/초∼60℃/초로 한다.
결국, 추가 열처리후, 잔류하는 금속실리사이드막(31)은 p형 소스/드레인영역(28)과 p형 폴리실리콘 게이트전극(25a)의 상면에 잔류한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 붕소이온의 반도체기판으로의 침투를 방지하여 임계전압의 불안정성을 향상시킬 수 있는 효과가 있다.
또한, 낮은 열이력 공정이 가능하므로 소자 특성의 열화를 방지할 수 있는 효과가 있다. 또한, 게이트산화막내의 질소이온의 농도 조절의 정확성을 확보할 수 있으므로써 붕소의 침투 방지 효과를 개선시켜 소자의 특성을 향상시킬 수 있는 효과가 있다.
Claims (4)
- 반도체기판상에 게이트산화막을 형성하는 단계;상기 게이트산화막상에 감광막을 도포하는 단계;상기 감광막내에 질소이온을 주입하되, 주입되는 상기 질소이온의 일부가 상기 게이트산화막내에 포함되도록 하는 단계;상기 감광막을 제거하는 단계;급속열처리 과정을 수행하여 상기 게이트산화막내에 상기 질소이온을 균일하게 분포시키는 단계;상기 게이트산화막상에 게이트전극을 형성하는 단계;상기 게이트전극과 상기 반도체기판내에 p형 도펀트를 이온주입하여 p형 게이트전극과 p형 소스/드레인영역을 동시에 형성하는 단계; 및상기 p형 소스/드레인영역내에 주입된 도펀트를 활성화시키는 단계를 포함함을 특징으로 하는 피모스트랜지스터의 제조 방법.
- 제1항에 있어서,상기 감광막내에 질소이온을 주입하는 단계에서,상기 주입되는 질소이온의 RP의 피크 농도는 상기 감광막 두께의위치에분포하는 것을 특징으로 하는 피모스트랜지스터의 제조 방법.
- 제1항에 있어서,상기 질소 이온은 50keV∼100keV의 주입에너지와 1×1015atoms/cm2∼3×1015atoms/cm2의 주입량으로 이온주입되는 것을 특징으로 하는 피모스트랜지스터의 제조 방법.
- 제1항에 있어서,상기 급속열처리 과정은, 1000℃∼1100℃의 온도에서 1초∼5초동안 100℃/초∼150℃/초의 승온속도로 이루어짐을 특징으로 하는 피모스트랜지스터의 제조 방법.
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|---|---|---|---|---|
| KR100752179B1 (ko) * | 2005-08-29 | 2007-08-24 | 동부일렉트로닉스 주식회사 | 모스 트랜지스터 제조 방법 |
| KR100850074B1 (ko) * | 2006-12-21 | 2008-08-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
| KR101142332B1 (ko) * | 2005-12-01 | 2012-05-17 | 에스케이하이닉스 주식회사 | 모스펫 소자의 제조방법 |
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2002
- 2002-07-19 KR KR1020020042302A patent/KR20040008634A/ko not_active Application Discontinuation
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