KR20040037847A - 반도체소자의 제조방법 - Google Patents
반도체소자의 제조방법 Download PDFInfo
- Publication number
- KR20040037847A KR20040037847A KR1020020066513A KR20020066513A KR20040037847A KR 20040037847 A KR20040037847 A KR 20040037847A KR 1020020066513 A KR1020020066513 A KR 1020020066513A KR 20020066513 A KR20020066513 A KR 20020066513A KR 20040037847 A KR20040037847 A KR 20040037847A
- Authority
- KR
- South Korea
- Prior art keywords
- gate electrode
- source
- drain
- film
- semiconductor device
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 36
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 claims abstract description 13
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 13
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 13
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 10
- 125000006850 spacer group Chemical group 0.000 claims abstract description 9
- 229910001873 dinitrogen Inorganic materials 0.000 claims abstract description 6
- 239000002184 metal Substances 0.000 claims abstract description 5
- 239000012535 impurity Substances 0.000 claims description 33
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims 1
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 7
- 230000002159 abnormal effect Effects 0.000 abstract description 7
- 230000003647 oxidation Effects 0.000 abstract description 7
- 238000007254 oxidation reaction Methods 0.000 abstract description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 7
- 239000002019 doping agent Substances 0.000 abstract description 3
- 238000000137 annealing Methods 0.000 abstract 1
- 238000005468 ion implantation Methods 0.000 abstract 1
- 238000002955 isolation Methods 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 125000005843 halogen group Chemical group 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 125000004430 oxygen atom Chemical group O* 0.000 description 3
- 230000035515 penetration Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 반도체 소자가 미세해지면서 발생되는 콘택 저항을 실리사이드를 이용하여 개선할 수 있는 반도체 소자의 제조 방법에 관해 개시한 것으로서, 반도체기판 상에 게이트 전극을 형성하는 단계와, 게이트 전극을 마스크로 하고 엘디디용 불순물 도핑을 실시하는 단계와, 게이트 전극 측면에 절연 스페이서를 형성하는 단계와, 게이트 전극 및 절연 스페이서를 포함한 기판 전면에 질화막을 형성하는 단계와, 구조에 소오스/드레인용 불순물 도핑을 실시하여 엘디디 및 소오스/드레인을 형성하는 단계와, 결과물에 질소 가스를 공급하여 게이트 전극 및 소오스/드레인 상부에 비정질층을 형성하는 단계와, 비정질층을 포함한 기판 전면에 금속막을 형성하는 단계와, 금속막을 열처리 및 패턴 식각하여 실리사이드막을 형성하는 단계를 포함한다.
따라서, 본 발명에서는 버퍼 절연층으로 실리콘 질화막을 사용하고, 소오스/드레인용 불순물 도핑 시 틸트 및 로테이션을 줌으로써, 불순물 도핑 공정 시 산소원자의 침투에 따른 실리사이드의 이상 산화를 억제할 수 있을 뿐만 아니라 STI계면에서 발생하는 누설 전류를 억제할 수 있는 이점이 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 반도체 소자가 미세해지면서 발생되는 콘택 저항을 실리사이드를 이용하여 개선할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
도 1a 내지 도 1h는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정단면도이다.
종래 기술에 따른 반도체 소자의 제조 방법은, 도 1a에 도시된 바와 같이, 먼저 실리콘 등의 반도체 기판(1) 상에 공지의 STI(Swallow Trench Isolation) 공정을 이용하여 트렌치(3) 및 트렌치(3)를 매립시키는 소자격리막(5)을 차례로 형성한다. 이어, 상기 소자격리막(5)을 포함한 기판 상에 실리콘 산화막(7) 및 게이트 전극(9)을 차례로 형성한다. 그런 다음, 상기 게이트 전극(9)을 마스크로 하고 기판 전면에 엘디디 구조를 위해 저농도의 N또는 P타입의 불순물 도핑(30) 공정을 실시하여 제 1불순물영역(11)을 형성한다.
이 후, 도 1b에 도시된 바와 같이, 상기 게이트 전극(9)을 포함한 기판 전면에 실리콘 질화막(미도시)을 형성하고 나서, 상기 기판 표면이 노출되는 시점까지 실리콘 질화막 및 실리콘 산화막을 식각하여 게이트 절연막(8) 및 절연 스페이서(13)를 형성한다.
이어, 도 1c에 도시된 바와 같이, 상기 절연 스페이서(13) 및 게이트 전극(9)을 포함한 기판 전면에 버퍼 절연층(15)을 형성한다. 이때, 상기 버퍼 절연층(15)은 열산화 방법에 의해 형성한다. 그 다음, 도 1d에 도시된 바와 같이, 상기 버퍼 절연층(15) 위에 소오스/드레인용 고농도 불순물 도핑(32) 공정을 실시하여 제 2불순물영역(16)을 형성한다. 이때, 도면 부호 11은 엘디디영역이 된다.
그런 다음, 도 1e에 도시된 바와 같이, 할로 형성용 불순물 도핑(34) 공정을 실시하여 소오스/드레인인 제 2불순물영역(16)을 감싸는 구조의 할로영역(17)을 형성한다. 이때, 상기 할로 영역(17)을 형성하기 위한 불순물 도핑 공정은 경사각을 주지 않고 진행한다.
이 후, 도 1f에 도시된 바와 같이, 버퍼 절연층을 제거한다.
이어, 도 1g에 도시된 바와 같이, 상기 결과의 기판 상에 Co막(19) 및TiN막(21)을 차례로 형성한 다음, 도 1h에 도시된 바와 같이, 포토리쏘그라피 공정에 의해 상기 TiN막 및 Co막을 게이트 전극 및 소오스/드레인영역에 잔류되도록 선택적으로 식각하고 열처리를 실시하여 Co실리사이드막(22)을 형성한다.
도 2는 종래 기술에 따른 문제점을 설명하기 위한 공정단면도이다.
그러나, 종래의 기술에서는 소오스/드레인용 불순물 도핑 공정 시, 버퍼 절연층으로 산화막을 사용함으로써, 도 2에 도시된 바와 같이, 상기 소오스/드레인용 불순물 도핑 시 상기 산화막(SiO2)에서 일부 산소원자가 불순물과 함께 소오스/드레인 형성영역에 침투하여 Co실리사이드 이상산화 및 누설 전류가 발생되며, 또한 엘디디영역의 불순물이 Co실리사이드막 형성을 위한 열처리 공정에 의해 이상 확산되는 문제점이 있었다. (A부분 참조)
또한, 종래의 기술에서는 소오스/드레인영역과 소자격리막이 맞닿은 소자격리막 계면 부분의 도우즈량이 소자격리막 하부 쪽의 실리콘에는 불순물이 미치기 어려운 문제점도 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, Co 실리사이드 이상산화 및 누설 전류를 억제할 수 있는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1h는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정단면도.
도 2는 종래 기술에 따른 문제점을 설명하기 위한 공정단면도.
도 3a 내지 도 3h는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정단면도.
도 4는 도 3h의 일부 확대 단면도.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 반도체기판 상에 게이트 전극을 형성하는 단계와, 게이트 전극을 마스크로 하고 엘디디용 불순물 도핑을 실시하는 단계와, 게이트 전극 측면에 절연 스페이서를 형성하는 단계와, 게이트 전극 및 절연 스페이서를 포함한 기판 전면에 질화막을 형성하는 단계와, 구조에 소오스/드레인용 불순물 도핑을 실시하여 엘디디 및 소오스/드레인을 형성하는 단계와, 결과물에 질소 가스를 공급하여 게이트 전극 및 소오스/드레인 상부에 비정질층을 형성하는 단계와, 비정질층을 포함한 기판 전면에 금속막을 형성하는 단계와, 금속막을 열처리 및 패턴 식각하여 실리사이드막을 형성하는 단계를 포함한 것을 특징으로 한다.
상기 질화막은 500℃ 이하의 온도 하에서 PE-질화막 장비 내에서 100∼200Å두께로 형성하는 것이 바람직하다.
또한, 상기 소오스/드레인용 불순물 도핑 공정은 4회의 로테이션 및 15∼30도의 틸트를 주며, 30∼45KeV 에너지 범위와 2E13∼4E13 도우즈로 진행하는 것이 바람직하다.
한편, 상기 질소가스 공급 공정은 5∼15KeV 에너지 범위와 1E15 ∼5.0E15 도우즈로 진행하는 것이 바람직하다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3a 내지 도 3h는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체 소자의 제조 방법은, 도 3a에 도시된 바와 같이, 먼저 실리콘 등의 반도체 기판(100) 상에 공지의 STI공정에 의해 트렌치(102) 및 트렌치(102)를 매립시키는 소자격리막(104)을 차례로 형성한다. 이어, 상기 소자격리막(104)을 포함한 기판 전면에 실리콘 산화막(106)을 형성한 다음, 상기 실리콘 산화막(106) 위에 다결정 실리콘(미도시)을 증착 및 패턴 식각하여 게이트 전극(108)을 형성한다. 그런 다음, 게이트 전극(108)을 마스크로 하고 상기 결과물에 엘디디용 불순물 도핑 공정(130)을 실시하여 제 1불순물영역(111)을 형성한다.
이 후, 도 3b에 도시된 바와 같이, 상기 게이트 전극(108) 측면에 절연 스페이서(112)를 형성한다.
이어, 도 3c에 도시된 바와 같이, 상기 게이트 전극(108), 절연 스페이서(112)를 포함한 기판 전면에 버퍼 절연층(114)을 형성한다. 이때, 상기 버퍼 절연층(114)으로는 100∼200Å 두께의 PE-질화막(Plasma Enhanced-nitride)을 이용한다. 상기 PE-질화막은 500℃ 이하의 낮은 온도에서 PE-질화막 증착 장비를 사용하여 형성함으로서, 엘디디 도핑된 불순물이 확산되지 않게 한다.
그런 다음, 도 3d에 도시된 바와 같이, 상기 버퍼 절연층(114)을 포함한 상기 구조에 소오스/드레인용 불순물 도핑 공정(132)을 실시하여 소오스/드레인인 제 2불순물영역(116)을 형성한다. 이때, 상기 버퍼 절연층(114)으로서 종래와 같은 옥사이드 계열의 절연막을 사용할 경우 후속의 높은 열공정에 의해 엘디디 부분에서 불순물의 이상 확산 및 옥사이드 계열의 절연막을 통해 수속 이온 주입 공정 시 옥사이드 계열의 절연막의 산소 원자가 실리콘 기판으로 침투함으로서, 추후의 실리사이드 공정에서 이상 산화 발생 및 결함 발생의 원인이 된다.
따라서, 본 발명에서는 버퍼 절연층(114)으로서 실리콘 질화막을 적용하여실리콘 기판의 손상을 최소화하고 불순물 확산을 억제할 수 잇다.
또한, 상기 소오스/드레인용 불순물 도핑 공정(132)은 4회의 로테이션(rotation) 및 15∼30도의 틸트(tilt)를 주어 트렌치(102) 계면에도 도판트가 충분하게 분포되도록 하며, 30∼45KeV 에너지 범위와 2E13∼4E13 도우즈량을 가지고 진행된다.
계속해서, 도 3e에 도시된 바와 같이, 할로 형성용 불순물 도핑(134) 공정을 실시하여 할로영역(117)을 형성한다. 이어, 도면에 도시되지 않았지만, 상기 결과물에 열처리를 실시하여 불순물을 활성화시킨다.
그런 다음, 도 3f에 도시된 바와 같이, 상기 열처리가 완료된 기판 전면에 질소가스 공급(136)을 실시하여 소오스/드레인인 제 2불순물영역(116) 및 게이트 전극(108)의 일정 깊이를 비정질화하여 비정질층(120)을 형성하고 열처리(미도시)를 실시한다. 이때, 상기 질소가스 공급(136) 공정은 5∼15KeV 범위의 낮은 에너지 와 1E15 ∼5.0E15 범위의 높은 도우즈(dose)양을 가지고 진행한다. 또한, 비정질층(120) 형성 공정에서, 소오스로 질소를 사용하는 이유는 불활성가스로 다른 소오스에 비해 비정질 상태가 균일하기 때문이다.
이 후, 버퍼 절연층을 제거하고 세정 공정을 실시하고 나서, 도 3g에 도시된 바와 같이, 상기 구조에 Co막(120) 및 TiN막(122)을 차례로 형성한 다음, 도 3h에 도시된 바와 같이, 2회에 걸친 열처리를 진행한 후, 상기 막들을 게이트 전극 및 소오스/드레인인 제 2불순물영역에 잔류되도록 선택적으로 식각하여 Co실리사이드막(123)을 형성한다. 이때, 상기 Co막(120)은 100∼120Å두께로 형성한다. 또한,열처리에서, 1회는 Co 상전이 온도인 500℃ 온도에서 진행하고, 2회는 통상의 공정과 동일한 온도에서 진행한다.
도 4는 도 3h의 일부 확대 단면도로서, 본 발명에서의 트렌치 에지 부분의 불순물 프로파일을 보인 도면이다.
본 발명에 따르면, 버퍼 절연층으로 실리콘 질화막을 사용하고, 소오스/드레인용 불순물 도핑 시 틸트 및 로테이션을 줌으로써, 도 4에 도시된 바와 같이, 산소원자의 침투에 따른 실리사이드의 이상 산화를 억제할 수 있으며, 또한 STI계면에서 발생하는 누설 전류를 억제할 수 있다.
이상에서와 같이, 본 발명은 버퍼 절연층으로 실리콘 질화막을 사용함으로써, 불순물 도핑 공정 시 산소원자의 침투에 따른 실리사이드의 이상 산화를 억제할 수 있다.
또한, 본 발명은 소오스/드레인용 불순물 도핑 시 틸트 및 로테이션을 줌으로써, STI계면에서 발생하는 누설 전류를 억제할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (6)
- 반도체기판 상에 게이트 전극을 형성하는 단계와,상기 게이트 전극을 마스크로 하고 엘디디용 불순물 도핑을 실시하는 단계와,상기 게이트 전극 측면에 절연 스페이서를 형성하는 단계와,상기 게이트 전극 및 절연 스페이서를 포함한 기판 전면에 질화막을 형성하는 단계와,상기 구조에 소오스/드레인용 불순물 도핑을 실시하여 엘디디 및 소오스/드레인을 형성하는 단계와,상기 결과물에 질소 가스를 공급하여 상기 게이트 전극 및 소오스/드레인 상부에 비정질층을 형성하는 단계와,상기 비정질층을 포함한 기판 전면에 금속막을 형성하는 단계와,상기 금속막을 열처리 및 패턴 식각하여 실리사이드막을 형성하는 단계를 포함한 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1항에 있어서, 상기 질화막은 100∼200Å두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1항에 있어서, 상기 질화막은 500℃ 이하의 온도 하에서 PE-질화막 장비내에서 증착하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1항에 있어서, 상기 소오스/드레인용 불순물 도핑 공정은 4회의 로테이션 및 15∼30도의 틸트를 주는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1항에 있어서, 상기 소오스/드레인용 불순물 도핑 공정은 30∼45KeV 에너지 범위와 2E13∼4E13 도우즈로 진행하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1항에 있어서, 상기 질소가스 공급 공정은 5∼15KeV 에너지 범위와 1E15 ∼5.0E15 도우즈로 진행하는 것을 특징으로 하는 반도체소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020066513A KR100541705B1 (ko) | 2002-10-30 | 2002-10-30 | 반도체소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020066513A KR100541705B1 (ko) | 2002-10-30 | 2002-10-30 | 반도체소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040037847A true KR20040037847A (ko) | 2004-05-08 |
| KR100541705B1 KR100541705B1 (ko) | 2006-01-16 |
Family
ID=37336120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020066513A KR100541705B1 (ko) | 2002-10-30 | 2002-10-30 | 반도체소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100541705B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101044385B1 (ko) * | 2004-06-29 | 2011-06-29 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| US10431498B2 (en) * | 2017-05-05 | 2019-10-01 | Semiconductor Manufacturing International (Shanghai) Corporation | Semiconductor devices and fabrication methods thereof |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108695257B (zh) * | 2017-04-06 | 2020-11-27 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
-
2002
- 2002-10-30 KR KR1020020066513A patent/KR100541705B1/ko active IP Right Grant
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101044385B1 (ko) * | 2004-06-29 | 2011-06-29 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| US10431498B2 (en) * | 2017-05-05 | 2019-10-01 | Semiconductor Manufacturing International (Shanghai) Corporation | Semiconductor devices and fabrication methods thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100541705B1 (ko) | 2006-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101118330B1 (ko) | 반도체 제조를 위한 게이트 전극 도펀트 활성화 방법 | |
| JP5235486B2 (ja) | 半導体装置 | |
| US6436783B1 (en) | Method of forming MOS transistor | |
| US6927130B2 (en) | Method of manufacturing a trench gate type field effect transistor | |
| US5683920A (en) | Method for fabricating semiconductor devices | |
| KR20050067534A (ko) | 플러그이온주입을 포함하는 반도체소자의 콘택 형성 방법 | |
| US7235450B2 (en) | Methods for fabricating semiconductor devices | |
| JP2005093907A (ja) | 半導体装置およびその製造方法 | |
| WO2004114413A1 (ja) | 半導体装置及びその製造方法 | |
| US6087248A (en) | Method of forming a transistor having thin doped semiconductor gate | |
| KR100541705B1 (ko) | 반도체소자의 제조방법 | |
| US6150248A (en) | Method for fabricating semiconductor device | |
| JPH09172176A (ja) | Ｍｏｓデバイス製造方法 | |
| KR100475538B1 (ko) | 반도체 소자의 제조방법 | |
| JP2004289125A (ja) | 半導体装置及びその製造方法 | |
| KR20000050626A (ko) | 듀얼 게이트 모스 트랜지스터 제조방법 | |
| KR100237024B1 (ko) | 반도체 소자의 접합 영역 형성 방법 | |
| KR100824661B1 (ko) | 반도체 소자의 제조방법 | |
| KR100743620B1 (ko) | 반도체소자의 저접합 형성방법 | |
| KR20040008634A (ko) | 피모스트랜지스터의 제조 방법 | |
| KR100289394B1 (ko) | 반도체소자에서의에피택셜코발트살리사이드제조방법 | |
| KR100400781B1 (ko) | 피모스 반도체 소자의 제조방법 | |
| US7670936B1 (en) | Nitridation of gate oxide by laser processing | |
| KR100228334B1 (ko) | 반도체 장치의 전계효과트랜지스터 제조방법 | |
| KR100309137B1 (ko) | 반도체소자제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121121 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20131118 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20141119 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20151118 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20161118 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20171117 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20181120 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20191119 Year of fee payment: 15 |