KR100237024B1 - 반도체 소자의 접합 영역 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 접합 영역 형성 방법에 관한 것으로, 숏 채널 효과를 억제시키고 소오스 및 드레인 영역의 저항을 감소시키기 위하여 질화막 스페이서가 형성된 게이트 전극 측벽에 붕소가 도프된 비정질 실리콘 스페이서를 형성하고, 열처리 공정에 의해 비정질 실리콘 스페이서를 단결정 실리콘 스페이서로 변화시킨 후 소오스 및 드레인을 형성하고 급속 열처리 공정에 의해 비정질 실리콘 스페이서내의 붕소 이온을 확산시켜 LDD 구조를 형성하므로써 극히 얕은 접합 영역을 형성한다.
Description
제1(a)도 내지 제1(e)도는 본 발명에 따른 반도체 소자의 접합 영역 형성 방법을 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 게이트 산화막
3 : 폴리실리콘 4 : 게이트 전극
5 : 질화막 스페이서 6A : 비정질 실리콘 스페이서
6B : 단결정 실리콘 스페이서 7A : 소오스 및 드레인 영역
7B : LDD 영역 8 : 티타늄 실리사이드
본 발명은 반도체 소자의 접합 영역 형성 방법에 관한 것으로, 특히 질화막 스페이서가 형성된 게이트 전극 측벽에 붕소가 도프된 비정질 실리콘 스페이서를 형성하고, 열처리 공정에 의해 비정질 실리콘 스페이서를 단결정 실리콘 스페이서로 변화시킨 후 소오스 및 드레인을 형성하고 급속 열처리 공정에 의해 비정질 실리콘 스페이서내의 붕소 이온을 확산시켜 LDD 구조를 형성하므로써 극히 얕은 접합영역(Ultra Shallow Junction)을 형성하는 반도체 소자의 접합 영역 형성 방법에 관한 것이다.
일반적으로 반도체 소자가 고집적화 및 소형화 되어감에 따라 게이트 전극의 채널 길이도 짧아지고 있다. 이러한 원인으로 접합 영역을 극히 얕게 형성하는 방법이 요구된다.
종래의 LDD 구조에서는 이온을 주입하여 접합 영역이 형성되므로 숏 채널 효과(Short Channel Effect)로 인해 극히 얕은 접합 영역의 형성이 어려웠다. 또한, 저농도의 불순물과 높은 면저항(High Sheet Resistance)으로 인해 소오스 및 드레인 직렬 저항(Source/Drian Series Resistance)이 발생되는 단점이 있다.
따라서, 본 발명은 단결정 실리콘 스페이서를 이용한 접합 영역을 형성하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 접합 영역 형성 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 실리콘 기판 상부의 선택된 영역에 게이트 전극을 형성하는 단계와, 전체 구조 상부에 질화막을 증착한 후 식각 공정을 실시하여 상기 게이트 전극 측벽에 질화막 스페이서를 형성하는 단계와, 상기 질화막 스페이서 측벽에 붕소가 도프된 비정질 실리콘 스페이서를 형성하는 단계와, 열처리 공정을 실시하여 상기 비정질 실리콘 스페이서를 단결정 실리콘 스페이서로 변화시키는 단계와, 상기 실리콘 기판상에 불순물 이온을 주입하여 소오스 및 드레인 영역을 형성하는 단계와, 급속 열처리 공정을 실시하여 상기 단결정 실리콘 스페이서의 붕소 이온을 상기 실리콘 기판내로 확산시켜 상기 실리콘 기판에 LDD 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제1(a)도 내지 제1(f)도는 본 발명에 따른 반도체 소자의 접합 영역 형성 방법을 설명하기 위한 단면도이다.
제1(a)도는 실리콘 기판(1) 상부의 선택된 영역에 게이트 산화막(2) 및 폴리실리콘(3)을 순차적으로 적층하여 게이트 전극(4)을 형성한 상태의 단면도이다.
제1(b)도를 참조하면, 전체 구조 상부에 질화막을 증착하고, 식각 공정을 실시하여 게이트 전극(4) 측벽에 질화막 스페이서(5)를 200Å의 두께로 형성한다. 질화막 스페이서(5) 측벽에 인 시투(In-Situ) 공정에 의해 붕소가 도프된 비정질 실리콘 스페이서(Boron Doped Amorphous-Silicon Sidewall)(6A)를 약 1500Å의 두께로 형성한다. 이때, 낮은 온도, 예를들어 350℃에서 비정질 실리콘을 증착하면 증착면에서 산소 농도가 억제되기 때문에 비정질 실리콘과 기판 사이에서 자연 산화막(Native Oxide)의 성장을 억제시킬 수 있다.
제1(c)도를 참조하면, 600℃의 질소(N2) 분위기에서 열처리 공정을 실시하여 비정질 실리콘 스페이서(6A)를 재결정화시킨다. 이로 인해 비정질 실리콘 스페이서(6A)는 단결정 실리콘 스페이서(Single Crystal Silicon-Sidewall)(6B)로 변화되기 때문에 임플랜팅에 의한 손상을 배제할 수 있다. 그리고, 실리콘 기판(1)상에 BF2이온을 주입하여 깊은 소오스 및 드레인 영역(7A)을 형성한다.
제1(d)도를 참조하면, 전체 소자에 1000℃ 정도의 온도에서 10초 정도동안 급속 열처리(Rapid Thermal Anneal; RTA) 공정을 실시한다. 이로 인해 단결정 실리콘 스페이서(6B)내의 붕소가 실리콘 기판(1)내로 확산되어 LDD 영역(7B)이 형성된다.
제1(e)도는 전체 구조 상부에 티타늄(Ti)막을 증착한 후 실리사이데이션(Silicidation) 공정을 실시하여 티타늄실리사이드(8)를 형성한 상태의 단면도이다.
상술한 바와 같이 본 발명에 의하면 단결정 실리콘 스페이서에 도프된 붕소이온을 확산시켜 LDD 구조를 형성하여 극히 얕은 접합 영역을 형성하므로써 숏 채널 효과를 억제할 수 있고 또한 소오스 및 드레인 직렬 저항을 감소할 수 있는 탁월한 효과가 있다.
Claims (5)
- 실리콘 기판 상부의 선택된 영역에 게이트 전극을 형성하는 단계와, 전체 구조 상부에 질화막을 증착한 후 식각 공정을 실시하여 상기 게이트 전극 측벽에 질화막 스페이서를 형성하는 단계와, 상기 질화막 스페이서 측벽에 붕소가 도프된 비정질 실리콘 스페이서를 형성하는 단계와, 열처리 공정을 실시하여 상기 비정질 실리콘 스페이서를 단결정 실리콘 스페이서로 변화시키는 단계와, 상기 실리콘 기판상에 불순물 이온을 주입하여 소오스 및 드레인 영역을 형성하는 단계와, 급속 열처리 공정을 실시하여 상기 단결정 실리콘 스페이서의 붕소 이온을 상기 실리콘 기판내로 확산시켜 상기 실리콘 기판에 LDD 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 접합 영역 형성 방법.
- 제1항에 있어서, 상기 질화막 스페이서는 200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 접합 영역 형성 방법.
- 제1항에 있어서, 상기 붕소가 도핑된 비정질 실리콘 스페이서는 350℃의 온도에서 1500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 접합 영역 형성 방법.
- 제1항에 있어서, 상기 비정질 실리콘 스페이서를 단결정 실리콘 스페이서로 변화시키기 위한 열처리 공정은 600℃의 온도와 질소(N2) 분위기에서 실시하는 것을 특징으로 하는 반도체 소자의 접합 영영 형성 방법.
- 제1항에 있어서, 상기 급속 열처리 공정은 1000℃의 온도에서 10초간 실시하는 것을 특징으로 하는 반도체 소자의 접합 영역 형성 방법.
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