KR100578218B1

KR100578218B1 - 엘리베이티드 소오스/드레인을 갖는 반도체소자 제조방법

Info

Publication number: KR100578218B1
Application number: KR1019990024017A
Authority: KR
Inventors: 오재근; 한승호
Original assignee: 주식회사 하이닉스반도체
Priority date: 1999-06-24
Filing date: 1999-06-24
Publication date: 2006-05-12
Also published as: KR20010003652A

Abstract

본 발명의 엘리베이티드 소오스 및 드레인을 갖는 반도체소자의 제조방법은 nMOS영역과 pMOS영역으로 구분된 실리콘기판 상의 소정영역에 절연층으로 둘러싸인 게이트전극들을 형성하는 단계; 상기 nMOS 영역과 pMOS 영역의 노출된 실리콘기판 상에 SEG공정을 이용하여 제1도전형의 불순물이 인시튜 도핑된 실리콘 에피층을 동시에 형성하는 단계; 상기 nMOS 영역 또는 pMOS 영역 중 어느 한 영역에 형성된 실리콘 에피층에만 선택적으로 상기 제1도전형의 반대 도전형인 제2도전형의 불순물을 카운터 도핑하는 단계; 및 열처리를 통해 불순물을 활성화시켜 상기 nMOS 영역과 pMOS 영역에 각각 엘리베이티드 소오스/드레인 구조를 형성하는 단계를 포함하므로써 우수한 모폴로지특성을 가지며 패싯이 없는 SEG층을 형성하여 매우 얕은 접합을 구현함으로써 소자의 전기적 특성을 향상시킨다.

엘리베이티드 소스/드레인, 실리콘 에피층, 트렌치 소자분리막

Description

엘리베이티드 소오스/드레인을 갖는 반도체소자 제조방법{Method of fabricating semiconductor device including elevated source/drain}

도 1a 내지 1e는 종래기술에 의한 엘리베이티드 소오스 및 드레인을 갖는 MOS트랜지스터 제조방법을 나타낸 공정순서도,

도 2a 내지 2d는 본 발명에 의한 엘리베이티드 소오스 및 드레인을 갖는 MOS트랜지스터 제조방법을 나타낸 공정순서도.

*도면의 주요부분에 대한 부호의 설명*

21 : 실리콘기판 22 : 트렌치 소자분리막

23 : 게이트산화막 24 : 게이트전극

25 : 마스크산화막 26 : 게이트 스페이서

27 : 실리콘 에피층 28 : 포토레지스트

29 : n+ 소오스/드레인 27a : p+ 소오스/드레인

본 발명은 엘리베이티드(elevated) 소오스 및 드레인을 갖는 반도체소자 제조방법에 관한 것으로, 특히 인시튜(in-situ) 도핑된 SEG(selective epitaxial growth)공정과 카운터 도핑 이온주입을 적절히 사용하여 우수한 모폴로지(morphology)특성을 가지며 패싯(facet)이 없는 SEG층을 형성하여 매우 얕은 접합(ultra shallow junction)을 구현함으로써 소자의 전기적 특성을 향상시킬 수 있도록 하는 반도체소자의 제조방법에 관한 것이다.

도 1a 내지 1e에 종래기술에 의한 SEG방법을 이용한 엘리베이티드 소오스 및 드레인을 갖는 MOS트랜지스터 제조방법을 나타내었다.

먼저, 도 1a에 나타낸 바와 같이 n웰 및 p이 형성된 실리콘웨이퍼(1)에 STI(shallow trench isolation)공정을 진행하여 소자분리(2)를 행한 후, 게이트산화막(3), 게이트전극(4), 마스크산화막(5) 및 산화막/질화막 스페이서(6)를 순차적으로 형성한다.

이어서 도 1b에 나타낸 바와 같이 불순물이 도핑되지 않은 SEG공정으로 실리콘 에피층(7)을 노출된 기판 표면에 형성한다.

다음에 도 1c에 나타낸 바와 같이 nMOS영역에 n+ 소오스/드레인 이온주입을 위한 마스킹공정을 실시하여 pMOS영역을 포토레지스트패턴(8)으로 덮은 다음, nMOS SEG영역(7)에 n+ 소오스/드레인 이온주입을 실시하여 소오스 및 드레인(9)을 형성한다.

이어서 도 1d에 나타낸 바와 같이 상기 포토레지스트패턴(8)을 제거한 후, 이번에는 nMOS영역을 포토레지스트(10)으로 덮은 다음, p+ 소오스/드레인 이온주입을 pMOS영역에 실시하여 p+ 소오스 및 드레인(11)을 형성한다.

다음에 도 1e에 나타낸 바와 같이 상기 포토레지스트(10)를 제거한 후, 후속 열공정을 진행하여 이온주입된 도펀트를 활성화시킴과 동시에 도펀트들이 실리콘 기판내로 약간 확산(12)되도록 하여 SEG영역(7)이 엘리베이티드 소오스 및 드레인이 되도록 한다.

그러나 상기 종래의 기술은 불순물이 도핑되지 않은 SEG공정 진행시 실리콘에피층(7)의 엣지부위에 패싯이 형성되기 쉬워 소오스 및 드레인 이온주입시 이 패싯영역으로 깊이 이온이 주입되어 결국 채널영역의 양단에 더 깊은 접합이 형성되어 짧은 채널 효과(short channel effect)를 유발하는등 소자의 전기적 특성을 열화시키게 된다. 그러나 이러한 패싯의 형성을 억제하기 위하여 모폴로지 특성이 우수한 인시튜 도핑된 SEG공정을 적용할 경우 n형 불순물이 도핑된 SEG 및 p형 불순물이 도핑된 SEG를 각각 형성시켜야 하는데, 공정상의 문제로 적당한 마스킹층 물질을 선택, 적용하는 것이 현실적으로 많은 문제가 있다.

본 발명은 상술한 문제점을 해결하기 위한 것으로, 인시튜 도핑된 SEG공정과 카운터 도핑 이온주입을 적절히 사용하여 우수한 모폴로지 특성을 가지며 패싯이 없는 SEG층을 형성하여 매우 얕은 접합을 구현함으로써 소자의 전기적 특성을 향상시킬 수 있도록 한 엘리베이티드 소오스 및 드레인을 갖는 반도체소자의 제조방법 을 제공하는 것을 그 목적으로 한다.

상기 목적을 달성하기 위한 본 발명의 엘리베이티드 소오스 및 드레인을 갖는 반도체소자의 제조방법은 nMOS영역과 pMOS영역으로 구분된 실리콘기판 상의 소정영역에 절연층으로 둘러싸인 게이트전극들을 형성하는 단계; 상기 nMOS 영역과 pMOS 영역의 노출된 실리콘기판 상에 SEG공정을 이용하여 제1도전형의 불순물이 인시튜 도핑된 실리콘 에피층을 동시에 형성하는 단계; 상기 nMOS 영역 또는 pMOS 영역 중 어느 한 영역에 형성된 실리콘 에피층에만 선택적으로 상기 제1도전형의 반대 도전형인 제2도전형의 불순물을 카운터 도핑하는 단계; 및 열처리를 통해 불순물을 활성화시켜 상기 nMOS 영역과 pMOS 영역에 각각 엘리베이티드 소오스/드레인 구조를 형성하는 단계를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

도 2a 내지 2d에 본 발명에 의한 엘리베이티드 소오스 및 드레인을 갖는 반도체소자의 제조방법을 공정순서에 따라 도시하였다.

먼저, 도 2a에 나타낸 바와 같이 n형 웰 및 p형 웰(도시 생략)이 형성된 실리콘기판(21)에 STI(shallow trench isolation) 공정을 진행하여 소자분리막(22)을 형성한다. 이로써, 실리콘기판(21)은 pMOSFET가 형성될 pMOS 영역과 nMOSFET가 형성될 nMOS 영역으로 구분된다. 이어서, 실리콘기판(21) 상부에 게이트산화막(23), 게이트전극(24), 마스크산화막(25)을 순차적으로 적층 및 패터닝하여 게이트패턴을 형성한 후, 게이트패턴의 양측벽에 접하는 산화막/질화막의 이중구조로 된 게이트스페이서(26)를 형성한다.

다음에 도 2b에 나타낸 바와 같이, 게이트스페이서(26) 외측의 노출된 실리콘기판(21)의 표면 상에 p형 불순물인 보론(Boron)이 인시튜(In-situ)로 도핑된 SEG(Selective Epitaxial Growth) 공정을 진행하여 실리콘 에피층(27)을 성장시킨다. 이때, 실리콘에피층(27)은 게이트전극(24)의 두께보다 얇게 약 500-2000Å정도 증착하며, 저압화학기상증착법(LPCVD)을 이용한다. 저압화학기상증착법(LPCVD)으로 실리콘에피층(27)을 형성하는 과정은 다음과 같다.

먼저, 자연산화막 제거를 위해 실리콘기판(21)을 50:1 HF에 10-30초간 담가 실리콘기판(21) 표면을 세정하고, 자연산화막 형성을 방지하기 위해 실리콘 에피층(27)을 형성하기 전에 약 1-5분간 800-900℃에서 수소 베이크를 실시한다. 실리콘 에피층(27) 증착시 증착가스는 DCS(Dichlorosilane)와 HCl 및 B₂H₆의 혼합가스를 사용한다. 증착시 DCS는 약 30-300sccm을, HCl은 약 30-200sccm을, B₂H₆(또는 PH₃)는 약 100-400sccm을 사용하는 것이 바람직하다. 증착시 압력은 10-50torr정도로 하며, 증착온도는 750-950℃에서 실시한다.

상기 실리콘 에피층(27)은 초고진공 화학기상증착법(UHVCVD)에 의해서도 형성이 가능한데, 이때 증착가스는 SiH₄나 Si₂H₆를 사용하고 증착압력은 0.1-1torr정도, 증착온도는 400-700℃로 하는 것이 바람직하다.

위와 같이 pMOS 영역과 nMOS 영역의 실리콘기판(21) 표면 상에 실리콘에피층(27)을 형성한 후에는 도 2c에 나타낸 바와 같이, pMOS영역은 모두 덮고 nMOS 영역은 게이트패턴 상부만을 덮는 포토레지스트(28)을 형성한 후에, nMOS 영역의 실리콘에피층(27)에 고농도의 n형 불순물(n+)을 이온주입(이를 'n+ S/D implant'라고 함)한다. 즉, 실리콘에피층(27)이 p형 불순물인 보론이 인시튜로 도핑되어 있기 때문에 nMOS 영역의 실리콘에피층(27)에 고농의 n형 불순물을 이온주입하는 것은 카운터도핑(Counter doping)이 된다. 이때, 고농도 n형 불순물(n+)로는 비소(As⁺) 또는 인(P⁺)을 사용하는데, 일예로 비소(As⁺)의 경우 2-70keV로 이온주입하며 주입량은 1x10¹⁵ - 1x10¹⁶ions/cm²으로 한다. 위와 같은 고농도 n형 불순물의 이온주입을 통해 nMOS 영역의 실리콘에피층(27)은 n+ 소오스/드레인(29)으로 바뀌게 되고, pMOS 영역의 실리콘에피층(27)은 p형 불순물이 도핑된 상태를 그대로 유지하므로 p+ 소오스/드레인(이하 도면부호 '27a'라 함)이 된다.

이어서, 도 2d에 도시된 바와 같이, n+ 소오스/드레인(29) 형성을 위한 이온주입시 사용한 포토레지스트(28)를 제거한 후, 후속 열공정을 진행하여 이온주입된 불순물을 활성화시킴과 동시에 불순물들이 실리콘기판(21) 내부로 약간 확산(30)되도록 하여 SEG 공정에 의해 성장된 n+ 소오스/드레인(29)과 p+ 소오스/드레인(27a)이 각각 p형 엘리베이티드 소오스 및 드레인(Elevated source/drain)(100) 및 n형 엘리베이티드 소오스 및 드레인(Elevated source/drain)(101) 구조가 되도록 한다. 이때, 열공정은 노(furnace)를 이용한 열처리나 RTA(Rapid Thermal Anneal)로 가능하다. 노를 이용한 열처리일 경우 N₂분위기에서 약 800-950℃에서 10분 내지 30분간 실시하며, RTA일 경우에는 N₂분위기에서 약 900-1050℃에서 5초 내지 30초간 실시하는 것이 바람직하다.

상기 실시예에서는 p형 불순물인 보론이 도핑된 SEG 공정을 실시하여 p형 불순물이 도핑된 실리콘 에피층(27)을 형성한 후, nMOS영역의 실리콘 에피층(27)에 n형 불순물을 카운터 도핑함으로써 pMOS영역 및 nMOS에 각각 p형 엘리베이티드 소오스/드레인(100)과 n형 엘리베이티드 소오스/드레인(101)을 형성하였으나, 이와 반대로 먼저 n형 불순물이 도핑된 SEG공정을 실시하여 n형 불순물이 도핑된 실리콘 에피층을 형성한 후, pMOS영역의 실리콘 에피층에 p형 불순물을 카운터 도핑함으로써 pMOS영역 및 nMOS에 각각 p형 엘리베이티드 소오스 및 드레인과 n형 엘리베이티드 소오스 및 드레인을 형성하는 것도 가능하다. 이 경우, 실리콘 에피층 증착시 증착가스는 DCS(Dichlorosilane)와 HCl 및 PH₃의 혼합가스를 사용한다. 증착시 DCS는 약 30-300sccm을, HCl은 약 30-200sccm을, PH₃는 약 100-400sccm을 사용한다. 그리고 p형 불순물의 카운터 도핑시 BF₂ ⁺나 B⁺를 사용하며, 이때 이온주입 에너지는 BF₂ ⁺이온의 경우 10-40keV로, B⁺이온의 경우 0.5-15keV로 하며 이온주입량은 1x10¹⁵ - 1x10¹⁶ions/cm²으로 하는 것이 바람직하다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명은 인시튜 도핑방법과 이온주입법을 적절히 사용하여 우수한 모폴로지 특성을 가지며 패싯이 없는 SEG층을 형성하여 매우 얕은 접합을 구현함으로써 짧은 채널 효과 특성을 향상시키고 금속배선 콘택식각공정시 콘택 식각마진을 확보하여 누설전류등 전기적 특성의 열화를 방지하여 신뢰성 높은 고품질의 소자를 얻을 수 있도록 한다.

Claims

nMOS영역과 pMOS영역으로 구분된 실리콘기판 상의 소정영역에 절연층으로 둘러싸인 게이트전극들을 형성하는 단계;

상기 nMOS 영역과 pMOS 영역의 노출된 실리콘기판 상에 SEG공정을 이용하여 제1도전형의 불순물이 인시튜 도핑된 실리콘 에피층을 동시에 형성하는 단계;

상기 nMOS 영역 또는 pMOS 영역 중 어느 한 영역에 형성된 실리콘 에피층에만 선택적으로 상기 제1도전형의 반대 도전형인 제2도전형의 불순물을 카운터 도핑하는 단계; 및

열처리를 통해 불순물을 활성화시켜 상기 nMOS 영역과 pMOS 영역에 각각 엘리베이티드 소오스/드레인 구조를 형성하는 단계

를 포함하는 엘리베이티드 소오스 및 드레인을 갖는 반도체소자 제조방법.
제1항에 있어서,

상기 제1도전형의 불순물이 n형 불순물이고, 제2도전형의 불순물이 p형 불순물임을 특징으로 하는 엘리베이티드 소오스 및 드레인을 갖는 반도체소자 제조방법.
제2항에 있어서,

상기 p형 불순물로 보론을 사용하는 것을 특징으로 하는 엘리베이티드 소오스 및 드레인을 갖는 반도체소자 제조방법.
제1항에 있어서,

상기 제1도전형의 불순물이 p형 불순물이고, 제2도전형의 불순물이 n형 불순물임을 특징으로 하는 엘리베이티드 소오스 및 드레인을 갖는 반도체소자 제조방법.
제4항에 있어서,

상기 p형 불순물로 보론을 사용하는 것을 특징으로 하는 엘리베이티드 소오스 및 드레인을 갖는 반도체소자 제조방법.
제1항에 있어서,

상기 제2도전형의 불순물을 카운터 도핑하는 단계는,

상기 nMOS영역 상에 형성된 실리콘 에피층에만 카운터 도핑하는 것을 특징으로 하는 엘리베이티드 소오스 및 드레인을 갖는 반도체소자 제조방법.
제1항에 있어서,

상기 제2도전형의 불순물을 카운터 도핑하는 단계는,

상기 pMOS영역 상에 형성된 실리콘 에피층에만 카운터 도핑하는 것을 특징으로 하는 엘리베이티드 소오스 및 드레인을 갖는 반도체소자 제조방법.
삭제
삭제
제1항에 있어서,

상기 실리콘 에피층을 형성하는 단계전에 상기 실리콘기판 표면의 자연산화 막을 제거하기 위한 세정공정과 자연산화막 형성방지를 위한 수소 베이크를 실시하는 단계가 더 포함되는 엘리베이티드 소오스 및 드레인을 갖는 반도체소자 제조방법.
제10항에 있어서,

상기 세정공정은 50:1 HF로 10초 내지 30초간 실시하는 것을 특징으로 하는 엘리베이티드 소오스 및 드레인을 갖는 반도체소자 제조방법.
제10항에 있어서,

상기 수소 베이크를 800-900℃에서 약 1분 내지 5분간 실시하는 것을 특징으로 하는 엘리베이티드 소오스 및 드레인을 갖는 반도체소자 제조방법.
제1항에 있어서,

상기 실리콘 에피층을 저압화학기상증착법 또는 초고진공 화학기상증착법으로 형성하는 것을 특징으로 하는 엘리베이티드 소오스 및 드레인을 갖는 반도체소자 제조방법.
제1항에 있어서,

상기 실리콘 에피층을 상기 게이트전극보다 얇게 형성하는 것을 특징으로 하는 엘리베이티드 소오스 및 드레인을 갖는 반도체소자 제조방법.
제14항에 있어서,

상기 실리콘 에피층을 500-2000Å정도의 두께로 형성하는 것을 특징으로 하는 엘리베이티드 소오스 및 드레인을 갖는 반도체소자 제조방법.
제1항에 있어서,

상기 실리콘 에피층 형성시 저압화학기상증착법을 이용하며, 증착가스로 DCS와 HCL 및 B₂H₆의 혼합가스를 사용하는바, 증착시 DCS는 약 30-300sccm을, HCl은 약 30-200sccm을, B₂H₆는 약 100-400sccm을 사용하고 증착시 압력은 10-50torr정도로 하며, 증착온도는 750-950℃로 하는 것을 특징으로 하는 엘리베이티드 소오스 및 드레인을 갖는 반도체소자 제조방법.
제1항에 있어서,

상기 실리콘 에피층을 초고진공 화학기상증착법에 의해 형성하는바, 증착가스는 SiH₄나 Si₂H₆를 사용하고 증착압력은 0.1-1torr정도, 증착온도는 400-700℃로 하는 것을 특징으로 하는 엘리베이티드 소오스 및 드레인을 갖는 반도체소자 제조방법.
제1항에 있어서,

상기 제1도전형의 불순물은 보론이며, 상기 제2도전형의 불순물의 카운터 도핑시 불순물로는 As⁺나 P⁺를 사용하는 것을 특징으로 하는 엘리베이티드 소오스 및 드레인을 갖는 반도체소자 제조방법.
제1항에 있어서,

상기 열처리를 노(furnace)를 이용한 열처리나 RTA로 행하는 것을 특징으로 하는 엘리베이티드 소오스 및 드레인을 갖는 반도체소자 제조방법.
제1항에 있어서,

상기 실리콘 에피층 증착시 증착가스로 DCS와 HCl 및 PH₃의 혼합가스를 사용하는 바, 증착시 DCS는 약 30-300sccm을, HCl은 약 30-200sccm을, PH₃는 약 100-400sccm을 사용하는 것을 특징으로 하는 엘리베이티드 소오스 및 드레인을 갖는 반도체소자 제조방법.
제1항에 있어서,

상기 제1도전형의 불순물은 인이고, 상기 제2도전형 불순물의 카운터 도핑시 BF₂ ⁺나 B⁺를 사용하는 것을 특징으로 하는 엘리베이티드 소오스 및 드레인을 갖는 반도체소자 제조방법.