KR100876763B1 - 반도체 소자의 제조방법 - Google Patents
반도체 소자의 제조방법 Download PDFInfo
- Publication number
- KR100876763B1 KR100876763B1 KR1020070065422A KR20070065422A KR100876763B1 KR 100876763 B1 KR100876763 B1 KR 100876763B1 KR 1020070065422 A KR1020070065422 A KR 1020070065422A KR 20070065422 A KR20070065422 A KR 20070065422A KR 100876763 B1 KR100876763 B1 KR 100876763B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- recess
- layer
- forming
- active region
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 30
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 125000006850 spacer group Chemical group 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims abstract description 9
- 230000003647 oxidation Effects 0.000 claims description 10
- 238000007254 oxidation reaction Methods 0.000 claims description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 238000009279 wet oxidation reaction Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 56
- 239000000758 substrate Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- -1 spacer nitride Chemical class 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 에피택셜층과 게이트 간의 브릿지(Bridge) 발생을 방지하기 위해, 게이트 예정영역의 활성영역을 식각하여 제 1 리세스를 형성하는 단계와, 활성영역 표면에 산화막을 형성하는 단계와, 제 1 리세스 저부의 산화막 및 활성영역을 식각하여 제 2 리세스를 형성하는 단계와, 산화막을 제거하여 게이트 리세스를 형성하는 단계와, 게이트 리세스 상에 게이트를 형성하는 단계와, 게이트 및 게이트 리세스 측벽에 게이트 스페이서를 형성하는 단계를 포함하여, 리세스 상측을 확장시켜 게이트 스페이서를 게이트 및 확장된 리세스 측벽에 형성함으로써 게이트 사이의 활성영역 상부에 에피택셜층 형성시 에피택셜층과 게이트 간의 브릿지 발생을 방지할 수 있는 기술이다.
리세스, 에피택셜층
Description
도 1a 내지 도 1b는 종래기술에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 2는 종래기술에 따른 반도체 소자의 제조방법의 문제점을 설명하기 위한 사진.
도 3a 내지 도 3h는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 셀 트랜지스터 제조방법에 관한 기술이다.
디램의 집적도를 높이기 위해서는 셀 트랜지스터의 크기를 감소시키는 것이 필수적이다. 제조 원가를 감소시켜 가격 경쟁력을 높이기 위해 디램 제조시 사용되는 실리콘 웨이퍼의 크기를 점차 크게 하고, 반도체 제조 장비의 단위 생산력을 대형화시키고 있다.
이와 더불어 소자의 집적도를 높이기 위해 셀 트랜지스터의 크기를 점차 소 형화시키는 추세에 있다. 그런데, 트랜지스터의 크기가 점차 소형화됨에 따라 콘택의 면적이 감소됨으로써, 콘택 저항이 커지게 되어 디램 셀 트랜지스터의 성능은 저하된다.
이를 개선하기 위한 방법으로 선택적 에피택설 성장(SEG) 방법을 이용하고 있다. 선택적 에피택셜 성장 방법은 기판의 표면에 실리콘을 가지고 있는 기체를 흘려주거나 혹은 분자빔 형태로 인입시켜서 선택적으로 실리콘 표면에는 실리콘 에피막이 성장되고 산화막 위에는 실리콘이 성장하지 않도록 하는 기술로서 실리콘에 대한 선택성을 이용하여 원하는 소자의 특성을 저해하지 않고 공정을 진행하기 위한 것이다.
도 1a 내지 도 1b는 종래기술에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(10)에 활성영역(12)을 정의하는 소자분리막(14)을 형성한다.
그 다음, 게이트 예정영역의 상기 반도체 기판(10)을 식각하여 리세스를 형성한다.
그 다음, 전체 표면 상부에 게이트 폴리실리콘층, 게이트 도전층 및 게이트 하드마스크층을 형성한다.
그 다음, 게이트 마스크를 이용한 사진 식각공정으로 상기 구조물을 식각하여 게이트 폴리실리콘층 패턴(16), 게이트 도전층 패턴(18) 및 게이트 하드마스크층 패턴(20)으로 이루어진 게이트(22)를 형성한다.
그 다음, 상기 게이트(22)를 포함한 상기 반도체 기판(10) 상부에 스페이서용 질화막을 형성하고, 상기 스페이서용 질화막을 전면식각하여 상기 게이트(22) 양측벽에 게이트 스페이서(24)를 형성한다.
도 1b를 참조하면, 상기 게이트(22) 사이의 상기 활성영역(12) 상부에 선택적 에피택셜 성장방법으로 에피택셜층(26)을 형성한다.
이때, 상기 에피택셜층(26) 형성시 측면성장에 의해 상기 에피택셜층(26)이 상기 게이트 스페이서(24)와 상기 반도체 기판(10)의 경계부까지 성장하여 상기 에피택셜층(26)과 상기 게이트(22) 간에 브릿지(Bridge)(A)가 발생한다.
도 2는 종래기술에 따른 반도체 소자의 제조방법의 문제점을 설명하기 위한 사진이다.
도 2를 참조하면, 상기 에피택셜층(26)의 측면 성장에 의해 상기 에피택셜층(26)과 상기 게이트(22) 간에 브릿지(A)가 발생하여 소자 불량을 유발하는 문제점이 있다.
본 발명은 게이트 사이의 활성영역 상부에 형성된 에피택셜층과 게이트 간의 브릿지(Bridge) 발생을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 제조방법은,
게이트 예정영역의 활성영역을 식각하여 제 1 리세스를 형성하는 단계와,
상기 활성영역 표면에 산화막을 형성하는 단계와,
상기 제 1 리세스 저부의 상기 산화막 및 상기 활성영역을 식각하여 제 2 리세스를 형성하는 단계와,
상기 산화막을 제거하여 게이트 리세스를 형성하는 단계와,
상기 게이트 예정영역 상에 게이트를 형성하는 단계와,
상기 게이트 및 상기 게이트 리세스 측벽에 게이트 스페이서를 형성하는 단계
를 포함하는 것을 특징으로 한다.
그리고, 본 발명에 있어서, 상기 산화막은 건식산화(dry oxidation), 습식산화(wet oxidation) 및 라디컬 산화(radical oxidation) 중 선택된 어느 하나의 공정으로 형성하는 것과,
상기 산화막의 두께는 상기 제 1 리세스 선폭 대비 20~30% 만큼인 것과,
상기 게이트 형성 단계는
전체 표면 상부에 게이트 절연막을 형성하는 단계와,
상기 게이트 절연막 상부에 게이트 폴리실리콘층, 게이트 전극층 및 게이트 하드마스크층을 형성하는 단계와,
상기 게이트 하드마스크층 상부에 상기 게이트 예정영역을 덮는 감광막 패턴을 형성하는 단계와,
상기 감광막 패턴을 마스크로 상기 게이트 하드마스크층, 상기 게이트 전극층 및 상기 게이트 폴리실리콘층을 식각하는 단계와,
상기 감광막 패턴을 제거하는 단계를 포함하는 것과,
상기 게이트 스페이서 형성 단계 이후에 노출된 상기 활성영역 상부에 선택적 에피택셜 성장(SEG) 방법으로 에피택셜층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3a 내지 도 3h는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 3a를 참조하면, 반도체 기판(100)에 활성영역(102)을 정의하는 소자분리막(104)을 형성한다.
그 다음, 상기 반도체 기판(100) 상부에 하드마스크층(106)을 형성한다.
그 다음, 상기 하드마스크층(106) 상부에 게이트 예정영역을 정의하는 감광막 패턴(108)을 형성한다.
도 3b를 참조하면, 상기 감광막 패턴(108)을 마스크로 상기 하드마스크층(106) 및 소정깊이의 상기 활성영역(102)을 식각하여 하드마스크층 패턴(106a) 및 제 1 리세스(110)를 형성한다.
그 다음, 상기 감광막 패턴(108)을 제거한다.
도 3c를 참조하면, 산화공정을 실시하여 노출된 상기 활성영역(102) 표면에 소정두께의 산화막(112)을 형성한다.
이때, 산화공정은 건식산화(dry oxidation), 습식산화(wet oxidation) 및 라 디컬 산화(radical oxidation) 중 선택된 어느 하나의 공정으로 수행하는 것이 바람직하다.
여기서, 건식산화 공정은 800℃ 이상의 온도 하에서 소스 가스로 산소(O₂) 가스를 이용하여 수행하는 것이 바람직하며, 습식산화 공정은 750℃ 이상의 온도 하에서 수소(H2) 및 산소(O2) 가스를 이용하여 수행하는 것이 바람직하다. 그리고, 라디컬 산화공정은 750℃ 이상의 온도, 0.35~1 Torr의 압력 하에서 수소(H2) 및 산소(O2) 가스를 이용하여 수행하는 것이 바람직하다.
또한, 상기 산화막(112)의 두께(d1)는 상기 제 1 리세스(110) 선폭(d2) 대비 20~30% 만큼 되도록 형성하는 것이 바람직하다.
도 3d를 참조하면, 상기 하드마스크층 패턴(106a)을 마스크로 상기 산화막(112) 및 상기 활성영역(102)을 식각하여 제 2 리세스(114a)를 형성한다.
도 3e를 참조하면, 상기 하드마스크층 패턴(106a) 및 상기 산화막(112)을 제거한다.
이때, 상기 산화막(112)이 제거되면서 상기 제 2 리세스(114a) 상측부에 제 3 리세스(114b)가 형성되어 제 2 및 제 3 리세스(114a, 114b)로 이루어진 게이트 리세스(114)가 완성된다.
도 3f를 참조하면, 전체 표면 상부에 게이트 절연막(116)을 형성한다.
이때, 상기 게이트 절연막(116)은 산화막으로 형성하는 것이 바람직하다.
그 다음, 상기 게이트 절연막(116) 상부에 게이트 폴리실리콘층, 게이트 전극층 및 게이트 하드마스크층을 형성한다.
그 다음, 게이트 마스크를 이용한 사진 식각공정으로 상기 구조물을 식각하여 게이트 폴리실리콘층 패턴(118), 게이트 전극층 패턴(120) 및 게이트 하드마스크층 패턴(122)으로 이루어진 게이트(124)를 형성한다.
이때, 상기 게이트 마스크는 상기 게이트 예정영역을 덮는 형태인 것이 바람직하며, 이에 따라 상기 게이트(124)의 선폭은 상기 제 2 리세스(114a)의 선폭과 동일하게 형성되는 것이 바람직하다.
그 다음, 전체 표면 상부에 스페이서용 질화막(126)을 형성한다.
도 3g를 참조하면, 상기 스페이서용 질화막(126)에 대한 전면 식각공정을 수행하여 상기 게이트(124) 및 상기 제 3 리세스(114b) 측벽에 게이트 스페이서(126a)를 형성한다.
그 다음, 노출된 상기 활성영역(102) 상부에 선택적 에피택셜 성장(SEG) 방법으로 소정두께의 에피택셜층(128)을 형성한다.
이때, 상기 게이트 스페이서(126a)가 상기 제 3 리세스(114b) 측벽에도 형성되어 있어 상기 게이트(124)와 상기 에피택셜층(128)을 분리시켜줌으로써 상기 에피택셜층(128)이 측면 성장을 하는 경우에도 상기 게이트(124)와 상기 에피택셜층(128) 간의 브릿지 발생을 방지할 수 있다.
도 3h를 참조하면, 전체 표면 상부에 층간절연막(130)을 형성한다.
그 다음, 랜딩플러그 콘택 마스크를 이용한 사진 식각공정으로 상기 층간절연막(130)을 식각하여 상기 에피택셜층(128)을 노출시키는 랜딩플러그 콘택홀을 형성한다.
그 다음, 상기 랜딩플러그 콘택홀을 포함한 상기 층간절연막(130) 상부에 도전막을 형성하고, 상기 게이트 하드마스크층 패턴(122) 표면이 노출될 때까지 평탄화 공정을 수행하여 분리된 랜딩플러그(132)를 형성한다.
상술한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법은 리세스 상측을 확장시켜 게이트 스페이서를 확장된 리세스 측벽에 형성함으로써 게이트 사이의 활성영역 상부에 에피택셜층 형성시 에피택셜층과 게이트 간의 브릿지 발생을 방지할 수 있다.
본 발명에 따른 반도체 소자의 제조방법은 리세스 상측을 확장시켜 게이트 스페이서를 게이트 및 확장된 리세스 측벽에 형성함으로써 게이트 사이의 활성영역 상부에 에피택셜층 형성시 에피택셜층과 게이트 간의 브릿지 발생을 방지할 수 있고, 이로 인해 소자 수율을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구 범위에 속하는 것으로 보아야 할 것이다.
Claims (5)
- 활성 영역을 식각하여 제 1 리세스를 형성하는 단계;상기 제 1 리세스 내에 산화막을 형성하는 단계;상기 제 1 리세스 저부의 상기 산화막 및 상기 활성 영역을 식각하여 제 2 리세스를 형성하는 단계;상기 산화막을 제거하여 상기 제 1 리세스보다 폭이 넓은 게이트 리세스를 완성하는 단계;상기 게이트 리세스 상에 상기 제 2 리세스 폭과 동일한 게이트를 형성하는 단계; 및상기 게이트 측벽 및 상기 게이트 리세스 내에 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 산화막은 건식산화(dry oxidation), 습식산화(wet oxidation) 및 라디컬 산화(radical oxidation) 중 선택된 어느 하나의 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 산화막의 두께는 상기 제 1 리세스 선폭 대비 20~30% 만큼인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트 형성 단계는전체 표면 상부에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상부에 게이트 폴리실리콘층, 게이트 전극층 및 게이트 하드마스크층을 형성하는 단계;상기 게이트 하드마스크층 상부에 상기 게이트 예정영역을 덮는 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 마스크로 상기 게이트 하드마스크층, 상기 게이트 전극층 및 상기 게이트 폴리실리콘층을 식각하는 단계; 및상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트 스페이서 형성 단계 이후에 노출된 상기 활성영역 상부에 선택적 에피택셜 성장(SEG) 방법으로 에피택셜층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070065422A KR100876763B1 (ko) | 2007-06-29 | 2007-06-29 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070065422A KR100876763B1 (ko) | 2007-06-29 | 2007-06-29 | 반도체 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100876763B1 true KR100876763B1 (ko) | 2009-01-07 |
Family
ID=40482109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070065422A KR100876763B1 (ko) | 2007-06-29 | 2007-06-29 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100876763B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050038425A (ko) * | 2003-10-22 | 2005-04-27 | 삼성전자주식회사 | 반도체 소자에서의 리세스 게이트 트랜지스터 구조 및형성방법 |
| KR100578218B1 (ko) * | 1999-06-24 | 2006-05-12 | 주식회사 하이닉스반도체 | 엘리베이티드 소오스/드레인을 갖는 반도체소자 제조방법 |
| KR20070002700A (ko) * | 2005-06-30 | 2007-01-05 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 형성 방법 |
-
2007
- 2007-06-29 KR KR1020070065422A patent/KR100876763B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100578218B1 (ko) * | 1999-06-24 | 2006-05-12 | 주식회사 하이닉스반도체 | 엘리베이티드 소오스/드레인을 갖는 반도체소자 제조방법 |
| KR20050038425A (ko) * | 2003-10-22 | 2005-04-27 | 삼성전자주식회사 | 반도체 소자에서의 리세스 게이트 트랜지스터 구조 및형성방법 |
| KR20070002700A (ko) * | 2005-06-30 | 2007-01-05 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 형성 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100640159B1 (ko) | 채널길이를 증가시킨 반도체소자 및 그의 제조 방법 | |
| KR100772114B1 (ko) | 반도체 소자의 제조방법 | |
| TWI691076B (zh) | 半導體結構及其製作方法 | |
| JP2008235866A (ja) | 半導体素子及びその製造方法 | |
| JP2008294395A (ja) | 半導体素子及びその製造方法 | |
| KR100972900B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| JP4834304B2 (ja) | 半導体素子の製造方法 | |
| US7638398B2 (en) | Semiconductor device with increased channel area and fabrication method thereof | |
| KR20070014610A (ko) | 반도체 소자의 제조 방법 | |
| KR100832017B1 (ko) | 채널면적을 증가시킨 반도체소자 및 그의 제조 방법 | |
| JP2007088403A (ja) | 半導体素子及びその製造方法 | |
| KR100876763B1 (ko) | 반도체 소자의 제조방법 | |
| KR100673109B1 (ko) | 반도체소자의 리세스 게이트 형성방법 | |
| KR101062292B1 (ko) | 반도체 소자의 제조방법 | |
| KR20080071809A (ko) | 반도체 소자의 형성 방법 | |
| KR100667908B1 (ko) | 트렌치형 ｍｏｓ 게이트의 제조방법 | |
| JP2007005759A (ja) | 半導体素子及びその製造方法 | |
| KR20070017655A (ko) | 반도체 소자의 형성 방법 | |
| KR100733190B1 (ko) | 반도체 소자의 제조 방법 | |
| CN114242589A (zh) | 半导体结构的形成方法 | |
| KR20090032879A (ko) | 반도체 소자의 형성 방법 | |
| KR100549581B1 (ko) | 트랜지스터 및 그 제조 방법 | |
| KR20080029667A (ko) | 리세스 게이트를 갖는 반도체 소자의 제조방법 | |
| KR100636681B1 (ko) | 반도체 소자의 제조방법 | |
| KR100876831B1 (ko) | 반도체 소자의 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |