KR100772114B1 - 반도체 소자의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 32
- 238000000034 method Methods 0.000 claims abstract description 56
- 238000002955 isolation Methods 0.000 claims abstract description 39
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 36
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 36
- 239000010703 silicon Substances 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 239000007789 gas Substances 0.000 claims description 31
- 238000005530 etching Methods 0.000 claims description 19
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 238000005108 dry cleaning Methods 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 6
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 3
- 229910019001 CoSi Inorganic materials 0.000 claims description 3
- 229910005881 NiSi 2 Inorganic materials 0.000 claims description 3
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 3
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 3
- 229910008484 TiSi Inorganic materials 0.000 claims description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims description 3
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 3
- 238000001020 plasma etching Methods 0.000 claims description 2
- 239000012495 reaction gas Substances 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract 1
- 230000010354 integration Effects 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 238000011165 process development Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
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- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
Abstract
본 발명은 돌기형 트랜지스터의 제조시 스탠-바이(Stand-By) 누설 전류를 감소시키며, 반도체 소자의 고집적화 추세에 따른 구동 전류의 감소를 방지할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 반도체 소자의 제조방법은, 활성 영역과 소자분리 영역이 구비된 반도체 기판의 상기 소자분리 영역에 소자분리막을 형성하는 단계; 상기 소자분리막이 형성된 기판 전면 상에 게이트 형성 지역을 노출시키는 제1마스크패턴을 형성하는 단계; 상기 제1마스크패턴을 포함한 기판 결과물 상에 상기 활성 영역의 게이트 형성 지역 및 이에 인접한 소자분리막 부분을 선택적으로 노출시키는 제2마스크패턴을 형성하는 단계; 상기 제1 및 제2마스크패턴에 의해 노출된 소자분리막 부분을 식각하여 게이트 형성 지역의 활성 영역 부분이 돌출된 형상을 갖는 핀 패턴을 형성하는 단계; 상기 제1 및 제2마스크패턴을 제거하는 단계; 상기 노출된 게이트 형성 지역의 활성 영역 측면을 포함하여 활성 영역 상에 실리콘에피층을 성장시키는 단계; 및 상기 실리콘에피층을 포함한 기판 상에 돌기형 게이트를 형성하는 단계;를 포함한다.
Description
도 1은 본 발명의 기술적 원리를 설명하기 위한 반도체 소자의 평면도.
도 2a 내지 도 2f는 도 1의 A-A'선에 대응하는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
21 : 반도체 기판 T : 트렌치
22 : 측벽산화막 23 : 선형질화막
24 : 산화막 24a : 소자분리막
25 : 제2마스크패턴 26 : 실리콘에피층
27 : 게이트절연막 28 : 게이트도전막
29 : 하드마스크막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 돌기형 트랜지스터의 제조시 스탠-바이(Stand-By) 누설 전류를 감소시키며, 반도체 소자의 고집적화 추세에 따른 구동 전류의 감소를 방지할 수 있는 반도체 소자의 제조방법 에 관한 것이다.
최근, 고집적 모스펫(MOSFET) 소자의 디자인 룰이 100nm급 이하로 급격히 감소함에 따라 그에 대응하여 트랜지스터의 채널 길이(Length)와 폭(Width)이 감소하고 있고, 아울러, 접합영역으로의 도핑농도는 증가하여 전계(Electric Field) 증가에 따른 접합 누설 전류는 증가하고 있다. 이로 인해 기존의 플래너(Planer) 채널 구조를 갖는 트랜지스터의 구조로는 고집적 소자에서 요구하는 문턱전압 값을 얻기가 어려워지게 되었고, 리프레쉬 특성을 향상시키는데 한계점에 이르게 되었다.
이에, 채널 영역을 확장시킬 수 있는 3차원 구조의 채널을 갖는 모스펫 소자의 구현에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.
이러한 노력의 하나로 최근 로직 소자(Logic Device) 분야에서는 3차원 구조의 채널을 갖는 트랜지스터로서 돌기형 트랜지스터(Fin Transistor) 구조가 제안된 바 있다. 상기 돌기형 트랜지스터는 소자분리 영역을 식각해 활성 영역을 돌출시켜 핀 패턴을 형성함으로써, 활성 영역의 양측면 및 상부면을 노출시키고, 그런 다음, 돌출된 활성 영역(핀 패턴)을 감싸도록 게이트 라인을 형성시킨 구조로서, 이 경우, DIBL(Drain Induced Barrier Lowing) 증가에 의한 단채널효과(Short Channel Effect)가 억제되며, 활성 영역의 노출된 세 면 모두에 채널이 형성되어 채널을 통한 전류구동(Current Drive) 특성이 획기적으로 향상된다는 장점이 있다.
그러나, 종래의 돌기형 트랜지스터의 경우에는 상기 DIBL이 감소되는 장점을 가지는 반면, 문턱전압이 낮기 때문에 반도체 소자의 스탠-바이 누설 전류가 증가한다는 문제점이 있다.
이에, 상기 스탠-바이 누설 전류가 증가하는 문제점을 해결하기 위해 음성(Negative) 워드라인을 적용하는 방법이 제안된 바 있으나, 이 경우에는 제조 공정이나 반도체 소자의 회로가 복잡해지며 전력 소모가 증가된다는 한계를 갖는다.
또한, 종래의 돌기형 트랜지스터의 경우에는 반도체 소자의 집적도가 증가될수록 구동 전류가 감소한다는 다른 문제점이 있다.
한편, 상기 구동 전류가 감소하는 문제점은 상기 핀 패턴의 높이를 증가시킴으로써 해결할 수 있으나, 상기 핀 패턴의 높이가 증가될수록 전/후 공정이 어려워지는 등 다음과 같은 단점이 있다.
첫째, 상기 핀 패턴의 높이가 증가함으로써 소자분리막의 손실이 증가된다. 즉, 상기 소자분리막의 갭-필 공정을 용이하게 하기 위해 트렌치 하단부에 SOG 산화막과 같은 유동성 절연막을 매립시킨 후, 상기 SOG 산화막 상에 HDP 산화막을 형성하는 방법을 사용하는데, 이 경우, 후속 핀 패턴을 형성하기 위한 식각 공정시 소자분리막의 과다손실로 인해 습식 식각 속도가 빠른 SOG 산화막의 노출이 유발되어 소자 격리 특성이 열화된다.
둘째, 상기 핀 패턴의 높이가 증가함으로써 후속 게이트 형성 공정시 어려움이 발생한다. 핀 패턴의 높이가 증가됨으로써 소자분리막의 손실이 증가되는 경우, 후속 게이트 패턴을 형성하기 위한 식각 공정시 식각 불량이 발생되며, 이에 따라, 후속 배선 공정시 게이트 간의 합선이 유발되어 게이트 배선 신뢰도가 저하된다.
이에, 반도체 소자의 집적도가 증가함에 따라 심화되는 상기 문제점들을 완화시키기 위해서는, 동일 핀 패턴 높이 및 동일 문턱전압에서 DIBL의 증가 없이 트 랜지스터의 구동 전류를 증가시킬 수 있는 방법의 필요성이 증가하고 있는 실정이다.
따라서, 본 발명은 상기와 같은 종래의 문제점들을 해결하기 위해 안출된 것으로서, 돌기형 트랜지스터의 제조시 스탠-바이(Stand-By) 누설 전류를 감소시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 돌기형 트랜지스터의 제조시 반도체 소자의 고집적화 추세에 따른 구동 전류의 감소를 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 활성 영역과 소자분리 영역이 구비된 반도체 기판의 상기 소자분리 영역에 소자분리막을 형성하는 단계; 상기 소자분리막이 형성된 기판 전면 상에 게이트 형성 지역을 노출시키는 제1마스크패턴을 형성하는 단계; 상기 제1마스크패턴을 포함한 기판 결과물 상에 상기 활성 영역의 게이트 형성 지역 및 이에 인접한 소자분리막 부분을 선택적으로 노출시키는 제2마스크패턴을 형성하는 단계; 상기 제1 및 제2마스크패턴에 의해 노출된 소자분리막 부분을 식각하여 게이트 형성 지역의 활성 영역 부분이 돌출된 형상을 갖는 핀 패턴을 형성하는 단계; 상기 제1 및 제2마스크패턴을 제거하는 단계; 상기 노출된 게이트 형성 지역의 활성 영역 측면을 포함하여 활성 영역 상에 실리콘에피층을 성장시키는 단계; 및 상기 실리콘에피층을 포함한 기판 상에 돌기형 게이트를 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 핀 패턴은 100∼1500Å의 높이로 형성하는 것을 특징으로 한다.
상기 핀 패턴을 형성하기 위한 식각은 건식 플라즈마 식각으로 수행하는 것을 특징으로 한다.
상기 제1 및 제2마스크패턴을 제거하는 단계 후, 그리고, 상기 활성 영역 상에 실리콘에피층을 성장시키는 단계 전, 상기 핀 패턴에 인접한 소자분리막의 식각된 부분의 면적이 증가되도록 습식 식각을 수행하는 단계;를 더 포함하는 것을 특징으로 한다.
상기 습식 식각은 희석된 HF 용액, 또는, 희석된 NH4+HF 용액을 사용하여 수행하는 것을 특징으로 한다.
상기 실리콘에피층을 성장시키는 단계는, 진공 챔버, 또는, 진공 퍼니스 내에서 500∼900℃의 온도에서 5mTorr∼30Torr의 압력으로 수행하는 것을 특징으로 한다.
상기 실리콘에피층을 성장시키는 단계는, 소오스 가스로서 SiH4 가스, Si2H6 가스 및 SiH2Cl2 가스로 구성된 그룹으로부터 선택된 어느 하나의 가스를 사용하며, 반응 가스로서 HCl 가스, 또는, H2 가스를 사용하여 수행하는 것을 특징으로 한다.
상기 실리콘에피층은 50∼500Å의 두께로 형성하는 것을 특징으로 한다.
상기 실리콘에피층은 순수 Si 에피층, 또는, Ge 불순물이 함유된 SixGe(1-x) 에피층으로 형성하는 것을 특징으로 한다.
상기 제1 및 제2마스크패턴을 제거하는 단계 후, 그리고, 상기 활성 영역 상에 실리콘에피층을 성장시키는 단계 전, 상기 제1 및 제2마스크패턴이 제거된 기판 결과물을 실리콘에피층의 성장 속도가 증가되도록 베이킹하는 단계;를 더 포함하는 것을 특징으로 한다.
상기 베이킹은 H2 및 N2 분위기에서 600∼950℃의 온도에서 수행하는 것을 특징으로 한다.
상기 제1 및 제2마스크패턴을 제거하는 단계 후, 그리고, 상기 활성 영역 상에 실리콘에피층을 성장시키는 단계 전, 상기 제1 및 제2마스크패턴이 제거된 기판 결과물에 대해 실리콘에피층의 성장 균일도가 향상되도록 건식 세정 공정을 수행하는 단계;를 더 포함하는 것을 특징으로 한다.
상기 건식 세정 공정은 HF 수증기를 사용하는 방식, 또는, HF 가스, NF3 가스, CF4 가스 및 CHF3 가스로 이루어진 플라즈마를 사용하는 방식으로 수행하는 것을 특징으로 한다.
상기 돌기형 게이트를 형성하는 단계는, 상기 실리콘에피층을 포함한 기판 전면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 게이트도전막과 하드마스크막을 차례로 형성하는 단계; 및 상기 하드마스크막과 게이트도전막 및 게이트절연막을 식각하는 단계;를 포함하는 것을 특징으로 한다.
상기 게이트절연막은 SiO2막, SiON막, Al2O3막, HfO2막, ZrO2막, TiO2막 및 Ta2O3막으로 구성된 그룹으로부터 선택된 적어도 하나 이상의 막으로 형성하는 것을 특징으로 한다.
상기 게이트도전막은 폴리실리콘막과 WSi2막, W막, CoSi2막, NiSi2막, TaSi2막, TiSi2막, Ti막, TaN막 및 TiN막으로 구성된 그룹으로부터 선택된 어느 하나의 막의 적층막으로 형성하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은, 소자분리막이 구비된 반도체 기판 상에, 도 1에 도시된 바와 같이, 활성 영역(11)의 게이트 형성 영역 및 이에 인접한 일부 소자분리 영역(12)만을 선택적으로 노출시키는 제1 및 제2마스크패턴(13a,13b)으로 이루어진 이중 마스크패턴(13)을 형성한 후, 상기 이중 마스크패턴(13)에 의해 노출된 부분을 식각해서 핀 패턴을 형성한다.
그 다음, 상기 식각된 활성 영역에 실리콘 에피층을 성장시킨 후, 상기 핀 패턴을 포함한 기판 상에 돌기형 트랜지스터를 형성한다.
이렇게 하면, 상기 트랜지스터의 채널 폭이 증가시켜 문턱전압을 증가되므로 스탠-바이시 채널을 통한 누설 전류를 감소시킬 수 있으며, 구동 전류를 향상시킬 수 있다. 또한, 구동 전류를 향상시키기 위해 핀 패턴의 높이를 증가시킬 필요가 없으므로 소자분리막의 손실을 방지할 수 있으며, 후속 게이트 형성 공정시의 어려 움이 해소되어 반도체 소자의 신뢰성 및 제조 수율을 개선할 수 있다.
자세하게, 도 2a 내지 도 2f는 도 1의 A-A'선에 대응하는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 활성 영역 및 소자분리 영역을 갖는 반도체 기판(21) 상에 패드산화막(도시안됨)과 패드질화막(도시안됨)을 형성한다. 그 다음, 상기 패드질화막과 패드산화막 및 기판(21)을 차례로 식각하여 상기 기판 소자분리 영역에 트렌치(T)를 형성한다.
이어서, 상기 트렌치(T) 표면 상에 측벽산화막(22)을 형성한 후, 상기 측벽산화막(22)을 포함한 기판(21) 전면 상에 선형질화막(23)과 선형산화막(도시안됨)을 차례로 형성한 후, 상기 선형산화막 상에 상기 트렌치(T)를 매립하도록 산화막(24)을 증착한다. 이어서, 상기 산화막(24)을 CMP한 다음, 상기 패드질화막과 패드산화막을 제거하여 기판(21) 활성 영역을 정의하는 소자분리막(24a)을 형성한다.
여기서, 상기 소자분리막(24a)은 HDP-CVD 산화막이나 O3-TEOS CVD 산화막 및SOG 산화막의 단일막, 또는, 적층막으로 형성한다.
도 2b를 참조하면, 상기 소자분리막(24a)이 형성된 기판(21) 전면 상에 게이트 형성 지역을 노출시키는 제1마스크패턴(도시안됨)을 형성한다. 그 다음, 상기 제1마스크패턴을 포함한 기판(21) 결과물 상에 상기 활성 영역의 게이트 형성 지역 및 이에 인접한 소자분리막(24a) 부분을 선택적으로 노출시키는 제2마스크패턴(25) 을 형성한다.
도 2c를 참조하면, 상기 제1 및 제2마스크패턴(25)에 의해 노출된 부분을 1차 식각하여 핀 패턴(F)을 형성한다. 상기 1차 식각 공정은 플라즈마를 이용한 건식 식각으로 수행하며, 상기 핀 패턴(F)은 100∼1500Å 정도의 높이로 형성한다.
이때, 상기 1차 식각시 활성 영역과 소자분리막(24a)의 식각 선택비 차로 인하여 소자분리막(24a) 부분만 식각될 뿐, 기판(21) 활성 영역의 식각량은 많지 않으므로, 게이트 형성 지역의 활성 영역 부분이 돌출된 형상을 갖는 핀 패턴(F)이 형성된다.
또한, 상기 핀 패턴(F)의 형성방식을 국부적 다마신(Local Damasine) 방식이라 하며, 상기 핀 패턴(F)을 형성하기 위한 식각 공정시 제1 및 제2마스크패턴(25)과 같이 이중 마스크패턴을 사용함으로써 원치 않는 소자분리막(24a) 부분의 손실을 억제할 수 있다.
도 2d를 참조하면, 상기 제1 및 제2마스크패턴을 제거한 후, 상기 핀 패턴(F)이 형성된 기판(21) 결과물에 대해 2차 식각 공정을 수행하여 상기 1차 식각된 소자분리막(24a) 부분의 면적을 증가시킨다. 여기서, 상기 2차 식각 공정은 희석된 HF 용액, 또는, 희석된 NH4+HF 용액을 사용하는 습식 식각으로 수행한다.
도 2e를 참조하면, 상기 1차 및 2차 식각 공정이 수행된 기판(21) 전면에 대해 에피탁시 공정을 수행하여 상기 노출된 게이트 형성 지역의 활성 영역 측면을 포함하여 활성 영역 상에 실리콘에피층(26)을 성장시킨다.
여기서, 상기 실리콘에피층(26)은 순수 Si 에피층, 또는, Ge 불순물이 함유된 SixGe(1-x) 에피층으로 형성하며, 50∼500Å 정도의 두께로 형성한다.
또한, 상기 에피탁시 공정은 진공 챔버, 또는, 진공 퍼니스 내에서 500∼900℃ 정도의 온도에서 5mTorr∼30Torr 정도의 압력으로 수행하며, 전구체로서 SiH4 가스, Si2H6 가스 및 SiH2Cl2 가스를 사용하며, 촉매로서 HCl 가스, 또는, H2 가스를 사용하여 수행한다.
한편, 상기 에피탁시 공정을 수행하기 전, 실리콘에피층(26)의 성장 속도를 증가시키기 위한 베이킹 공정과 실리콘에피층(26)의 성장 균일도를 향상시키기 위한 건식 세정 공정을 추가로 수행함이 바람직하다.
이때, 상기 베이킹 공정은 H2 및 N2 분위기에서 600∼950℃ 정도의 온도로 수행하며, 상기 건식 세정 공정은 HF 수증기를 사용하는 방식, 또는, HF 가스, NF3 가스, CF4 가스 및 CHF3 가스로 이루어진 플라즈마를 사용하는 방식으로 수행한다.
여기서, 본 발명은 상기 핀 패턴(F)이 형성된 기판(21) 결과물에 대해 에피탁시 공정을 수행하여 기판(21) 활성 영역의 표면에 실리콘에피층(26)을 성장시킴으로써, 핀 패턴(F) 주변의 활성 영역의 면적을 증가시켜 트랜지스터의 채널 폭을 증가시킬 수 있다.
도 2f를 참조하면, 상기 실리콘에피층(26)을 포함한 기판(21) 전면 상에 게이트절연막(27)을 형성한다. 상기 게이트절연막(27)은 SiO2막, SiON막, Al2O3막, HfO2막, ZrO2막, TiO2막 및 Ta2O3막 등으로 형성한다.
이어서, 상기 게이트절연막(27) 상에 게이트도전막(28)으로서 폴리실리콘막과 금속계막을 형성한 다음, 상기 게이트도전막(28) 상에 하드마스크막(29)을 형성한다. 상기 금속계막은 WSi2막, W막, CoSi2막, NiSi2막, TaSi2막, TiSi2막, Ti막, TaN막 및 TiN막 등으로 형성하며, 상기 하드마스크막(29)은 실리콘질화막(Si3N4)으로 형성한다.
이후, 도시하지는 않았지만 상기 하드마스크막과 게이트도전막 및 게이트절연막을 차례로 식각한 후, 공지된 일련의 후속 공정들을 차례로 수행하여 돌기형 게이트를 형성한다.
여기서, 본 발명은 핀 패턴을 형성하기 위한 식각 공정시 이중 마스크패턴을 사용하여 원치않는 소자분리막의 손실을 방지할 수 있으며, 상기 핀 패턴이 형성된 기판 표면에 실리콘에피층을 성장시켜 활성 영역의 면적을 증가시킴으로써 트랜지스터의 채널 폭을 증가시킬 수 있다.
따라서, 본 발명은 채널 폭의 감소로 인한 inverse narrow effect를 완화시켜 문턱전압을 증가시킬 수 있으며, 이를 통해, 스탠-바이 누설 전류를 억제할 수 있다.
또한, 본 발명은 상기 채널 폭이 증가됨으로써 단위 셀당 트랜지스터의 구동 전류를 증가시킬 수 있으며, 상기 구동 전류의 증가를 통해 돌기형 트랜지스터의 동작 마진을 증가시킬 수 있다. 그리고, 채널 폭의 증가를 통해 채널의 저항이 감 소되어 전체 소자의 동작 속도를 향상시킬 수 있으므로, 개별 셀 트랜지스터의 구동 속도 저하에 의한 빗 단위 오동작 불량을 감소시켜 제조 수율을 개선할 수 있다.
게다가, 본 발명은 동일한 구동 전류 대비 핀 패턴의 높이가 감소되므로 소자분리막의 갭-필 공정이 용이해질 뿐 아니라, 후속 배선 공정시 유발될 수 있는 게이트간 합선문제를 방지할 수 있으므로 게이트 배선의 신뢰성을 확보할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 돌기형 트랜지스터의 제조시 이중 마스크패턴을 사용하여 핀 패턴을 형성한 후, 상기 핀 패턴이 형성된 기판 표면에 실리콘에피층을 성장시킴으로써 트랜지스터의 채널 폭을 증가시킬 수 있다.
따라서, 본 발명은 상기 채널 폭을 증가시킴으로써 돌기형 트랜지스터의 스탠-바이(Stand-By) 누설 전류를 감소시킬 수 있으며, 반도체 소자의 고집적화 추세에 따른 구동 전류의 감소를 방지할 수 있다.
Claims (16)
- 활성 영역과 소자분리 영역이 구비된 반도체 기판의 상기 소자분리 영역에 소자분리막을 형성하는 단계;상기 소자분리막이 형성된 기판 전면 상에 게이트 형성 지역을 노출시키는 제1마스크패턴을 형성하는 단계;상기 제1마스크패턴을 포함한 기판 결과물 상에 상기 활성 영역의 게이트 형성 지역 및 이에 인접한 소자분리막 부분을 선택적으로 노출시키는 제2마스크패턴을 형성하는 단계;상기 제1 및 제2마스크패턴에 의해 노출된 소자분리막 부분을 식각하여 게이트 형성 지역의 활성 영역 부분이 돌출된 형상을 갖는 핀 패턴을 형성하는 단계;상기 제1 및 제2마스크패턴을 제거하는 단계;상기 노출된 게이트 형성 지역의 활성 영역 측면을 포함하여 활성 영역 상에 실리콘에피층을 성장시키는 단계; 및상기 실리콘에피층을 포함한 기판 상에 돌기형 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 핀 패턴은 100∼1500Å의 높이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 핀 패턴을 형성하기 위한 식각은 건식 플라즈마 식각으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1 및 제2마스크패턴을 제거하는 단계 후, 그리고, 상기 활성 영역 상에 실리콘에피층을 성장시키는 단계 전,상기 핀 패턴에 인접한 소자분리막의 식각된 부분의 면적이 증가되도록 습식 식각을 수행하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 습식 식각은 희석된 HF 용액, 또는, 희석된 NH4+HF 용액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 실리콘에피층을 성장시키는 단계는,진공 챔버, 또는, 진공 퍼니스 내에서 500∼900℃의 온도에서 5mTorr∼ 30Torr의 압력으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 실리콘에피층을 성장시키는 단계는,소오스 가스로서 SiH4 가스, Si2H6 가스 및 SiH2Cl2 가스로 구성된 그룹으로부터 선택된 어느 하나의 가스를 사용하며, 반응 가스로서 HCl 가스, 또는, H2 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 실리콘에피층은 50∼500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 실리콘에피층은 순수 Si 에피층, 또는, Ge 불순물이 함유된 SixGe(1-x) 에피층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1 및 제2마스크패턴을 제거하는 단계 후, 그리고, 상기 활성 영역 상에 실리콘에피층을 성장시키는 단계 전,상기 제1 및 제2마스크패턴이 제거된 기판 결과물을 실리콘에피층의 성장 속도가 증가되도록 베이킹하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 10 항에 있어서,상기 베이킹은 H2 및 N2 분위기에서 600∼950℃의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1 및 제2마스크패턴을 제거하는 단계 후, 그리고, 상기 활성 영역 상에 실리콘에피층을 성장시키는 단계 전,상기 제1 및 제2마스크패턴이 제거된 기판 결과물에 대해 실리콘에피층의 성장 균일도가 향상되도록 건식 세정 공정을 수행하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 12 항에 있어서,상기 건식 세정 공정은 HF 수증기를 사용하는 방식, 또는, HF 가스, NF3 가스, CF4 가스 및 CHF3 가스로 이루어진 플라즈마를 사용하는 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 돌기형 게이트를 형성하는 단계는,상기 실리콘에피층을 포함한 기판 전면 상에 게이트절연막을 형성하는 단계;상기 게이트절연막 상에 게이트도전막과 하드마스크막을 차례로 형성하는 단계; 및상기 하드마스크막과 게이트도전막 및 게이트절연막을 식각하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 14 항에 있어서,상기 게이트절연막은 SiO2막, SiON막, Al2O3막, HfO2막, ZrO2막, TiO2막 및 Ta2O3막으로 구성된 그룹으로부터 선택된 적어도 하나 이상의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 14 항에 있어서,상기 게이트도전막은 폴리실리콘막과 WSi2막, W막, CoSi2막, NiSi2막, TaSi2막, TiSi2막, Ti막, TaN막 및 TiN막으로 구성된 그룹으로부터 선택된 어느 하나의 막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060096543A KR100772114B1 (ko) | 2006-09-29 | 2006-09-29 | 반도체 소자의 제조방법 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060096543A KR100772114B1 (ko) | 2006-09-29 | 2006-09-29 | 반도체 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100772114B1 true KR100772114B1 (ko) | 2007-11-01 |
Family
ID=39060439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060096543A KR100772114B1 (ko) | 2006-09-29 | 2006-09-29 | 반도체 소자의 제조방법 |
Country Status (3)
| Country | Link |
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| US (2) | US7655533B2 (ko) |
| KR (1) | KR100772114B1 (ko) |
| CN (1) | CN101154665B (ko) |
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- 2007-07-12 US US11/776,885 patent/US7655533B2/en not_active Expired - Fee Related
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| KR102487548B1 (ko) | 2017-09-28 | 2023-01-11 | 삼성전자주식회사 | 집적회로 소자 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101154665B (zh) | 2010-08-18 |
| US20080079076A1 (en) | 2008-04-03 |
| US7655533B2 (en) | 2010-02-02 |
| CN101154665A (zh) | 2008-04-02 |
| US20100090290A1 (en) | 2010-04-15 |
| US8178921B2 (en) | 2012-05-15 |
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