CN103035709B - 一种半导体结构及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 156
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 119
- 239000011810 insulating material Substances 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 36
- 239000000463 material Substances 0.000 claims description 31
- 239000011248 coating agent Substances 0.000 claims description 13
- 238000000576 coating method Methods 0.000 claims description 13
- 238000001039 wet etching Methods 0.000 claims description 11
- 239000003989 dielectric material Substances 0.000 claims description 9
- 238000001312 dry etching Methods 0.000 claims description 8
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 7
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 claims description 6
- 229920002120 photoresistant polymer Polymers 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000001020 plasma etching Methods 0.000 claims description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 claims description 4
- 238000003384 imaging method Methods 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 239000007787 solid Substances 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910004129 HfSiO Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 238000000347 anisotropic wet etching Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 229910052593 corundum Inorganic materials 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum oxide Inorganic materials [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- KTUFCUMIWABKDW-UHFFFAOYSA-N oxo(oxolanthaniooxy)lanthanum Chemical compound O=[La]O[La]=O KTUFCUMIWABKDW-UHFFFAOYSA-N 0.000 description 2
- VLTRZXGMWDSKGL-UHFFFAOYSA-N perchloric acid Chemical compound OCl(=O)(=O)=O VLTRZXGMWDSKGL-UHFFFAOYSA-N 0.000 description 2
- 229910001845 yogo sapphire Inorganic materials 0.000 description 2
- 230000008021 deposition Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
本发明提供一种半导体结构，包括衬底、半导体鳍片、栅堆叠、源/漏区以及半导体基体，其中：所述半导体鳍片位于所述半导体基体之上，且与所述半导体基体相连接，所述半导体基体的两端与所述衬底相连接；所述栅堆叠覆盖所述半导体鳍片的中心部分、并延伸至所述衬底表面；所述源/漏区位于所述半导体鳍片的端部分；其中，位于所述半导体鳍片两侧的衬底中具有空腔，所述空腔中具有绝缘材料。相应地，本发明还提供了一种半导体结构的制造方法。通过将半导体鳍片下方的半导体基体与位于该半导体基体下方的衬底隔离开，不但有效地减小了所述半导体鳍片下方的衬底区域，还降低了半导体器件与衬底之间的漏电流，提高了半导体器件的性能。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及其制造方法。
背景技术
在半导体技术中，围绕如何实现全耗尽型器件的整体构思，研发的重心转向立体型器件结构。立体型器件结构是指在衬底上形成FinFET，包括在半导体鳍片(Fin)的中间形成沟道区、在半导体鳍片的侧壁上形成栅极以及在半导体鳍片的端面形成源/漏区。
在立体型半导体器件结构中，由于沟道区不再包含在体硅或SOI中，而是从这些结构中独立出来，因此，采取蚀刻等方式可以制作出厚度极薄的全耗尽型沟道。
然而在立体型半导体器件结构中，虽然通过蚀刻等方式制作的半导体鳍片(鳍型沟道)的厚度可以很薄，然而在鳍形沟道的下方仍然存在部分体硅，由于在立体型半导体器件结构中，主要是利用独立出来的半导体鳍片形成沟道，在半导体鳍片的侧壁形成半导体器件。因此，半导体鳍片下方存在的体硅会使半导体器件(源/漏区)与衬底之间存在漏电流。消除半导体器件与衬底之间的漏电流，是一个亟待解决的问题。
发明内容
为了减小半导体器件与衬底之间的漏电流，本发明提供了一种半导体结构及其制造方法。
本发明提供的一种半导体结构，该半导体结构包括：衬底、半导体鳍片、栅堆叠、源/漏区以及半导体基体，其中：
所述半导体鳍片位于所述半导体基体之上，且与所述半导体基体相连接，所述半导体基体的两端与所述衬底相连接；
所述栅堆叠覆盖所述半导体鳍片的中心部分、并延伸至所述衬底表面；
所述源/漏区位于所述半导体鳍片的端部分；
其中，位于所述半导体鳍片两侧的衬底中具有空腔，所述空腔中具有绝缘材料。
相应地，本发明还提供了一种半导体结构的制造方法，该方法包括：
a)提供衬底，在所述衬底上形成半导体鳍片，在该半导体鳍片的侧壁形成侧墙；
b)刻蚀所述半导体鳍片两侧的衬底以形成空腔，其中，与所述半导体鳍片相连接且位于所述空腔之上的衬底部分为半导体基体；
c)在所述空腔内填充绝缘材料；
d)形成栅堆叠、以及源/漏区。
与现有技术相比，采用本发明提供的技术方案具有如下优点：
通过对半导体鳍片两侧的衬底先干法刻蚀，再进行湿法各向异性刻蚀，以形成贯通的空腔，并在该空腔内填充绝缘材料，从而有效地减小了半导体鳍片下方的衬底区域(即半导体基体)，进而降低了半导体器件与衬底之间的漏电流，提高了半导体器件的性能。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。
图1为根据本发明的半导体结构制造方法的流程图；
图2至图11为根据本发明的一个优选实施例按照图1所示流程制造半导体结构的各个阶段的剖面示意图。
附图中相同或相似的附图标记代表相同或相似的部件。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触，本文内所述的各种结构之间的相互关系包含由于工艺或制程的需要所作的必要的延展，如，术语“垂直”意指两平面之间的夹角与90°之差在工艺或制程允许的范围内。
本发明提供了一种半导体结构，如图11所示，该半导体结构包括：衬底100、半导体鳍片200、栅堆叠、源/漏区以及半导体基体120，其中：所述半导体鳍片200位于所述半导体基体120之上，且与所述半导体基体120相连接；所述半导体基体120的两端与所述衬底100相连接。由于所述半导体基体120是通过刻蚀所述衬底100形成的，所以所述半导体基体120和所述衬底100的材料相同，优选为单晶Si，在其他实施例中，还可以为单晶Ge、单晶SiGe中的一种或者其任意组合。其中，位于所述半导体鳍片200两侧的衬底100中具有空腔400，所述空腔中400中具有绝缘材料500，该绝缘材料500优选为SiO2、SiN中的一种或其组合。优选地，在所述半导体基体120的表面具有介质膜130，该介质膜130的厚度为7nm-10nm，可以进一步确保所述半导体基体120和位于其下方的所述衬底100之间的隔离。所述介质膜130可以是氧化膜、氮化膜、氮氧化膜或其它可以实现绝缘作用的薄膜。在本发明的实施例中，所述介质膜130优选为氧化膜。
所述栅堆叠覆盖所述半导体鳍片200的中心部分、并延伸至所述衬底100表面，其中，所述栅堆叠包括栅介质层270以及位于该栅介质层270之上的栅极260，所述栅介质层270的材料可以为氧化硅、氮化硅或其组合，也可为高K栅介质，例如，HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO中的一种或其任意组合，所述栅介质层270的厚度可为2nm～3nm，如2.5nm，所述栅极260的材料为金属材料，其厚度可为50nm～100nm，如60nm、70nm、80nm或90nm。所述源/漏区位于所述半导体鳍片200未被栅堆叠覆盖的两个端部分。
在本发明所提供的半导体结构中，与半导体鳍片200相连接的衬底区域，即半导体基体120，其两端与衬底100相连接，而其下方及两侧与衬底100之间存在绝缘材料500，如此一来，有效地减小了所述半导体鳍片下方的衬底区域，进而降低了半导体器件与衬底之间的漏电流，提高了半导体器件的性能。
本发明还提供了一种半导体结构的制造方法，下面将结合图2至图9对图1中的制造方法进行说明。
首先，在步骤S101中，提供衬底100，在所述衬底100上形成半导体鳍片200，在该半导体鳍片200的侧壁形成侧墙220。
具体地，如图2所示，首先提供衬底100，所述衬底100优选为硅衬底，所述衬底100也可以为其他半导体材料，例如，单晶Ge、单晶SiGe中的一种或者其任意组合。在所述衬底100上形成掩膜层110，该掩膜层100的材料可为SiN。
如图3所示，以掩膜层110为掩膜，刻蚀所述衬底100，形成半导体鳍片200。
随后，如图4和图5所示，沉积掩膜层210，覆盖所述衬底100以及半导体鳍片200，该掩膜层210的材料可为SiN；接着，在所述掩膜层210上覆盖一层光刻胶，通过曝光显影在光刻胶上形成开口，所述开口位于所述半导体鳍片200的两侧；然后，对所述掩膜层210进行刻蚀，去除所述开口中的掩膜层210，以形成围绕在所述半导体鳍片200四周的侧墙220、以及掩膜230；最后，去除剩余的光刻胶。
继而，执行步骤S102，刻蚀所述半导体鳍片200两侧的衬底100以形成空腔，其中，与所述半导体鳍片200相连接且位于所述空腔之上的衬底100部分为半导体基体120。
具体地，如图6所示，以所述侧墙220和掩膜230为掩膜，首先干法刻蚀所述衬底100，在所述半导体鳍片200两侧的衬底100中形成凹槽300；然后，湿法腐蚀所述凹槽300，使位于所述半导体鳍片200两侧的所述凹槽300相贯通，形成空腔400。其中，位于空腔400上方且与所述半导体鳍片200相连接的衬底100部分为半导体基体120。所述干法刻蚀包括等离子刻蚀、反应离子刻蚀中的一种或者其任意组合，所述湿法腐蚀中使用的腐蚀液包括氢氧化钾、四甲基氢氧化铵或乙二胺-邻苯二酚中的一种或者其任意组合。
在其他实施例中，还存在另外一种情况，即，湿法腐蚀所述凹槽300，未将所述凹槽300之间的衬底100完全刻穿，使得所述半导体基体120与位于其下方的衬底100之间还通过少量的半导体材料相连接，如图7所示。因此在这个实施例中，形成的空腔400是分离的。所以，为了保证所述半导体基体120与位于其下方的所述衬底100可以相隔离，优选地，如图8和图9所示，在湿法腐蚀后，在所述半导体基体120的表面形成介质膜130，该介质膜130的厚度为7nm-10nm。所述介质膜130可以是氧化膜、氮化膜、氮氧化膜或其它可以实现绝缘作用的薄膜。在本发明的实施例中，所述介质膜130优选为氧化膜。其中，可以通过对所述半导体基体120进行热氧化在其表面形成氧化膜。形成方法不局限于热氧化法，还可采用等离子氧化及使用高温的高氯酸溶液的氧化法等。对于湿法腐蚀形成空腔400的情况，所述氧化膜可以进一步对所述半导体基体120和位于其下方的衬底100进行隔离；对于湿法腐蚀未将所述凹槽300之间的衬底100完全刻穿的情况，连接所述半导体基体120和衬底100之间的半导体材料可以在热氧化的作用下形成氧化膜，从而也可以达到将所述半导体基体120和位于其下方的衬底100隔离的目的。
当所述半导体基体120与位于其下方的所述衬底100隔离后，可以有效地减小所述半导体鳍片120与所述衬底100之间的漏电流。
接着，执行步骤S103，在所述空腔内填充绝缘材料500。
具体地，如图10所示，使用绝缘材料500对所述空腔400进行填充，并通过平坦化操作使绝缘材料500的上表面与所述衬底100的上表面齐平(本文件内，术语“齐平”意指两者之间的高度差在工艺误差允许的范围内)。其中，所述绝缘材料500优选为SiO2、SiN中的一种或其组合。可选地，对所述绝缘材料500进行平坦化之后，去除侧墙220。
最后，在步骤S104中，形成栅堆叠、以及源/漏区。
具体地，如图11所示，在所述半导体鳍片200和衬底100上形成栅介质材料层(未示出)，在该栅介质材料层上形成栅极材料层(未示出)，在该栅极材料层上形成硬掩膜材料层(未示出)，其中，所述栅介质材料层可以为氧化硅、氮化硅或其组合，也可为高K栅介质，例如，HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO中的一种或其任意组合，所述栅介质材料层的厚度可为2nm～3nm，如2.5nm。在所述栅介质层上堆叠栅极材料层，所述栅极材料层的材料可以为金属材料。所述栅极材料层的厚度可为50nm～100nm，如60nm、70nm、80nm或90nm。所述硬掩膜材料层可以为氮化硅或二氧化硅中的一种或其任意组合，也可以为其他适合的材料。
接着，刻蚀所述硬掩膜材料层、栅极材料层以及栅介质材料层，暴露所述半导体鳍片200的端部分，形成栅堆叠。具体地，对所述硬掩膜材料层进行构图，然后采用例如干法刻蚀和/或湿法刻蚀的方法，以衬底100为刻蚀停止层，对所述硬掩膜材料层、栅极材料层以及栅介质材料层进行刻蚀，暴露出衬底100以及所述半导体鳍片200的两个端部分，形成由栅介质层270、栅极260以及硬掩膜(未示出)所构成的栅堆叠，其中，所述栅堆叠覆盖所述半导体鳍片200的中心部分、且向与所述半导体鳍片200垂直的方向延伸至所述衬底100表面，所述半导体鳍片200的端部分位于所述栅堆叠的两侧。
形成所述栅堆叠后，向位于栅堆叠两侧的所述半导体鳍片200的端部分进行掺杂，注入P型或N型掺杂物或杂质，以形成源/漏区(未示出)。对于PMOS来说，源/漏区为P型掺杂；对于NMOS来说，源/漏区为N型掺杂。
在其他实施例中，所述栅堆叠也可以在形成源/漏区之后再形成，该工艺为本领域技术人员所公知，在此不再进行详细说明。
通过对半导体鳍片200两侧的衬底100先干法刻蚀，再进行湿法各向异性刻蚀，以形成贯通的空腔400，并在该空腔400内填充绝缘材料500，从而有效地减小了半导体鳍片200下方的衬底100区域(即半导体基体)，进而降低了半导体器件与衬底100之间的漏电流，提高了半导体器件的性能。优选地，还可以在半导体基体120的表面生成介质膜130，使半导体基体120与位于其下方的衬底100绝缘隔离，从而进一步改善了半导体器件的性能。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
Claims (14)
1.一种半导体结构，该半导体结构包括衬底(100)、半导体鳍片(200)、栅堆叠、源/漏区以及半导体基体(120)，其中：
所述半导体鳍片(200)位于所述半导体基体(120)之上，且与所述半导体基体(120)相连接，所述半导体基体(120)的两端与所述衬底(100)相连接；
所述栅堆叠覆盖所述半导体鳍片(200)的中心部分、并延伸至所述衬底(100)表面；
所述源/漏区位于所述半导体鳍片(200)的端部分；
其中，位于所述半导体鳍片(200)两侧的衬底(100)中具有空腔(400)，所述空腔中(400)中具有绝缘材料(500)；
其中所述位于所述半导体鳍片(200)两侧的衬底(100)中的空腔(400)是连通的。
2.根据权利要求1所述的半导体结构，其中，所述半导体基体(120)的材料为单晶Si、单晶Ge、单晶SiGe中的一种或者其任意组合。
3.根据权利要求1或2所述的半导体结构，其中，在所述半导体基体(120)的表面存在介质膜(130)。
4.根据权利要求3所述的半导体结构，其中，所述介质膜(130)为氧化膜。
5.一种半导体结构的制造方法，该方法包括：
a)提供衬底(100)，在所述衬底(100)上形成半导体鳍片(200)，在该半导体鳍片(200)的侧壁形成侧墙(220)；
b)刻蚀所述半导体鳍片(200)两侧的衬底(100)以形成相互连通的空腔(400)，其中，与所述半导体鳍片(200)相连接且位于所述空腔(400)之上的衬底(100)部分为半导体基体(120)；
c)在所述空腔(400)内填充绝缘材料(500)；
d)形成栅堆叠、以及源/漏区，所述栅堆叠覆盖所述半导体鳍片(200)的中心部分、并延伸至所述衬底(100)表面，所述源/漏区分别位于栅堆叠两侧的半导体鳍片(200)的端部分。
6.根据权利要求5所述的方法，其中：
所述半导体基体(120)的材料为单晶Si、单晶Ge、单晶SiGe中的一种或者其任意组合。
7.根据权利要求5或6所述的方法，其中，在所述步骤b)之后还包括：
e)在所述半导体基体(120)的表面形成介质膜(130)。
8.根据权利要求7所述的方法，其中，所述介质膜(130)为氧化膜。
9.根据权利要求5所述的方法，其中，所述步骤b)具体包括：
干法刻蚀所述衬底(100)，在所述半导体鳍片(200)两侧的衬底(100)中形成凹槽(300)；
湿法腐蚀所述凹槽(300)从而形成空腔(400)。
10.根据权利要求9所述的方法，其中湿法腐蚀所述凹槽(300)的步骤具体为：
湿法腐蚀所述凹槽(300)，使所述凹槽(300)相贯通。
11.根据权利要求9所述的方法，其中：
在所述衬底(100)和半导体鳍片(200)上形成掩膜层(210)；
在所述掩膜层(210)上覆盖一层光刻胶，通过曝光显影在光刻胶上形成开口，所述开口位于所述半导体鳍片(200)的两侧；
刻蚀所述开口中的掩膜层(210)，去掉所述光刻胶；
通过所述开口对所述衬底(100)进行干法刻蚀以形成凹槽(300)。
12.根据权利要求9或10所述的方法，其中：
所述干法刻蚀包括等离子刻蚀、反应离子刻蚀中的一种或者组合。
13.根据权利要求9或10所述的方法，其中：
使用氢氧化钾、四甲基氢氧化铵或乙二胺-邻苯二酚中的一种或者其任意组合对所述凹槽进行湿法腐蚀。
14.根据权利要求5所述的方法，其中，所述步骤d)包括：
在所述半导体鳍片(200)和衬底(100)上形成栅介质材料层，在该栅介质材料层上形成栅极材料层，在该栅极材料层上形成硬掩膜材料层；
刻蚀所述硬掩膜材料层、栅极材料层以及栅介质材料层，暴露所述半导体鳍片(200)的端部分，形成栅堆叠；以及
对所述半导体鳍片(200)的端部分的暴露区域进行离子注入，形成源/漏区。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110298318.9A CN103035709B (zh) | 2011-09-30 | 2011-09-30 | 一种半导体结构及其制造方法 |
| US13/580,964 US20130082310A1 (en) | 2011-09-30 | 2012-05-14 | Semiconductor Structure and Method for Manufacturing the Same |
| PCT/CN2012/000648 WO2013044581A1 (zh) | 2011-09-30 | 2012-05-14 | 一种半导体结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110298318.9A CN103035709B (zh) | 2011-09-30 | 2011-09-30 | 一种半导体结构及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103035709A CN103035709A (zh) | 2013-04-10 |
| CN103035709B true CN103035709B (zh) | 2015-11-25 |
Family
ID=47994203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110298318.9A Active CN103035709B (zh) | 2011-09-30 | 2011-09-30 | 一种半导体结构及其制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20130082310A1 (zh) |
| CN (1) | CN103035709B (zh) |
| WO (1) | WO2013044581A1 (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104425346A (zh) * | 2013-09-10 | 2015-03-18 | 中国科学院微电子研究所 | 绝缘体上鳍片的制造方法 |
| KR102146469B1 (ko) | 2014-04-30 | 2020-08-21 | 삼성전자 주식회사 | 반도체 장치 및 이의 제조 방법 |
| CN106409789B (zh) * | 2015-07-29 | 2019-09-27 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件及其形成方法 |
| US9679763B1 (en) * | 2015-11-20 | 2017-06-13 | International Business Machines Corporation | Silicon-on-insulator fin field-effect transistor device formed on a bulk substrate |
| CN106952814A (zh) * | 2016-01-06 | 2017-07-14 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7045407B2 (en) * | 2003-12-30 | 2006-05-16 | Intel Corporation | Amorphous etch stop for the anisotropic etching of substrates |
| EP1911098A1 (en) * | 2005-06-30 | 2008-04-16 | Freescale Semiconductor, Inc. | Method of forming a semiconductor structure |
| US7628932B2 (en) * | 2006-06-02 | 2009-12-08 | Micron Technology, Inc. | Wet etch suitable for creating square cuts in si |
| US7803670B2 (en) * | 2006-07-20 | 2010-09-28 | Freescale Semiconductor, Inc. | Twisted dual-substrate orientation (DSO) substrates |
| US7537994B2 (en) * | 2006-08-28 | 2009-05-26 | Micron Technology, Inc. | Methods of forming semiconductor devices, assemblies and constructions |
| US7700470B2 (en) * | 2006-09-22 | 2010-04-20 | Intel Corporation | Selective anisotropic wet etching of workfunction metal for semiconductor devices |
| KR100772114B1 (ko) * | 2006-09-29 | 2007-11-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US7939403B2 (en) * | 2006-11-17 | 2011-05-10 | Micron Technology, Inc. | Methods of forming a field effect transistors, pluralities of field effect transistors, and DRAM circuitry comprising a plurality of individual memory cells |
| US8772860B2 (en) * | 2011-05-26 | 2014-07-08 | United Microelectronics Corp. | FINFET transistor structure and method for making the same |
-
2011
- 2011-09-30 CN CN201110298318.9A patent/CN103035709B/zh active Active
-
2012
- 2012-05-14 US US13/580,964 patent/US20130082310A1/en not_active Abandoned
- 2012-05-14 WO PCT/CN2012/000648 patent/WO2013044581A1/zh active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| CN103035709A (zh) | 2013-04-10 |
| US20130082310A1 (en) | 2013-04-04 |
| WO2013044581A1 (zh) | 2013-04-04 |
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|---|---|---|---|
| C06 | Publication | ||
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
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| CP01 | Change in the name or title of a patent holder | ||
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