CN112309845B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括第一区域和第二区域，第一区域和第二区域用于形成相同导电类型的晶体管，形成于第一区域的晶体管阈值电压高于形成于第二区域的晶体管阈值电压；在基底上形成栅极结构和层间介质层，栅极结构包括功函数层和位于功函数层上的栅极层；对第一区域的功函数层掺杂离子，用于提高形成于第一区域的晶体管的阈值电压。本发明实施例通过在第一区域的功函数层中掺杂离子来提高第一区域的晶体管的阈值电压；且因为第一区域和第二区域的功函数层相同，进而第一区域和第二区域的栅极结构中不易存在空洞，优化了半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
众所周知，增加装置密度，并具有较高的速度性能与较低的功率消耗是改善集成电路制造装置与方法的主要驱动力。举例来说，互补金氧半导体(CMOS)的设计考量即在同时符合低功率与高速度的需求。例如，若是将供应电压(VDD)减小到低功率消耗，并将阈值电压(VT)固定时，即会造成驱动电流(Idrive)减少，并连带降低装置的速度性能。另一方面，若是将阈值电压(VT)降低以增加驱动电流(Idrive)的话，又会造成待机电流(IOFF)上升的情形。个别场效应晶体管闸是与一延迟时间周期相结合以在半导体元件电路中进行讯号传播。延迟时间周期是依次与驱动电流(Idrive)成反比关系。因此，增加驱动电流便会增加互补金氧半导体元件的性能速度或是灵敏值(figure of merit，FOM)。
为克服CMOS设计中驱动电流与待机电流间相抵触矛盾的问题，便有研究利用到具有不同阈值电压的双晶体管，又可称做双VT或双闸技术。举例来说，当有二晶体管被使用时，其中之一即被用作高阈值电压(high voltage threshold，HVT)晶体管，而另一则用作低阈值电压(low voltage threshold，LVT)晶体管。LVT晶体管是用在电路中的速度临界部，藉以增加驱动电流(Idrive)，从而增加元件的速度性能，而HVT晶体管则用在电路中的非速度临界部。通过仅在电路的速度临界部中使用LVT晶体管，以使全部的IOFF或是待机电流仅被少许的增加。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升器件的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区域和第二区域，所述第一区域和第二区域用于形成相同导电类型的晶体管，形成于所述第一区域的晶体管阈值电压高于形成于所述第二区域的晶体管阈值电压；在所述基底上形成栅极结构和层间介质层，所述层间介质层覆盖所述栅极结构的侧壁且露出所述栅极结构的顶壁，所述栅极结构包括功函数层和位于所述功函数层上的栅极层；对所述第一区域的所述功函数层掺杂离子，用于提高形成于所述第一区域的晶体管的阈值电压。
相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括第一区域和第二区域，所述第一区域和第二区域的晶体管的导电类型相同，所述第一区域的晶体管的阈值电压高于所述第二区域的晶体管的阈值电压；栅极结构，位于所述基底上，所述栅极结构包括功函数层和位于所述功函数层上的栅极层；层间介质层，覆盖所述栅极结构的侧壁且露出所述栅极结构的顶壁；掺杂离子，位于所述第一区域的所述功函数层中，用于提高所述第一区域的晶体管的阈值电压。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例所述第一区域和第二区域用于形成相同导电类型的晶体管，形成于所述第一区域的晶体管阈值电压高于形成于所述第二区域的晶体管阈值电压。与通过在第一区域和第二区域形成厚度不同的功函数层，使得第一区域晶体管阈值电压高于第二区域的晶体管阈值电压的情况相比，本发明实施例在所述第一区域和第二区域形成功函数层后，通过在第一区域的功函数层中掺杂离子来提高第一区域的晶体管的阈值电压，因此，在形成栅极结构的过程中，可以在所述第一区域和第二区域形成相同的功函数层，所述相同的功函数层是指功函数层的材料和厚度相同，这使得形成在第一区域和第二区域中的栅极层中不易出现空洞，从而形成在第一区域和第二区域中的栅极层的均一性较好，进而所述第一区域和第二区域的栅极结构中不易存在空洞。综上，本发明实施例在提高所述第一区域的晶体管阈值电压的同时，改善所述栅极结构中的空洞缺陷，优化了半导体结构的电学性能。
附图说明
图1和图2是一种半导体结构的形成方法中各步骤对应的结构示意图；
图3至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图12是本发明半导体结构的形成方法一实施例的结构示意图。
具体实施方式
目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
图1和图2，是一种半导体结构的形成方法中各步骤对应的结构示意图。
如图1所示，提供基底，所述基底包括衬底1和位于所述衬底1上的鳍部2，所述基底包括第一区域I和第二区域II，所述第一区域I和第二区域II用于形成相同导电类型的晶体管，所述第一区域I的晶体管阈值电压高于所述第二区域II的晶体管阈值电压；形成横跨所述鳍部2的伪栅结构(图中未示出)以及覆盖所述伪栅结构侧壁的层间介质层，且所述层间介质层露出所述伪栅结构的顶部；去除所述伪栅结构，形成栅极开口3；在所述栅极开口3中保形覆盖栅介质层4；在所述第一区域I的所述栅介质层4上形成第一功函数层6，在所述第二区域II的所述栅介质层4上形成第二功函数层5。
如图2所示，形成所述第一功函数层6和第二功函数层5后，在所述栅极开口3中形成栅极层7。
所述第一功函数层6的厚度大于所述第二功函数层5的厚度，使得所述第一区域I中晶体管的阈值电压高于所述第二区域II中晶体管的阈值电压，因此形成所述第一功函数层6和所述第二功函数层5后，所述第一区域I中剩余栅极开口3的深宽比大于所述第二区域II中剩余栅极开口3的深宽比，从而导致所述第一区域I中的栅极层7易存在空洞，进而导致半导体结构的电性性能不佳。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区域和第二区域，所述第一区域和第二区域用于形成相同导电类型的晶体管，形成于所述第一区域的晶体管阈值电压高于形成于所述第二区域的晶体管阈值电压；在所述基底上形成栅极结构和层间介质层，所述层间介质层覆盖所述栅极结构的侧壁且露出所述栅极结构的顶壁，所述栅极结构包括功函数层和位于所述功函数层上的栅极层；对所述第一区域的所述功函数层掺杂离子，用于提高形成于所述第一区域的晶体管的阈值电压。
本发明实施例所述第一区域和第二区域用于形成相同导电类型的晶体管，形成于所述第一区域的晶体管阈值电压高于形成于所述第二区域的晶体管阈值电压。与通过在第一区域和第二区域形成厚度不同的功函数层来使得第一区域晶体管阈值电压高于第二区域的晶体管阈值电压的情况相比，本发明实施例在所述第一区域和第二区域形成功函数层后，通过在第一区域的功函数层中掺杂离子来提高第一区域的晶体管的阈值电压，因此，在形成栅极结构的过程中，可以在所述第一区域和第二区域形成相同的功函数层，所述相同的功函数层是指功函数层的材料和厚度相同，这使得所述第一区域和第二区域的栅极结构的均一性较好，进而使所述第一区域和第二区域的栅极结构中不易存在空洞。综上，本发明实施例在改善所述栅极结构中空洞缺陷的同时，提高了所述第一区域的晶体管阈值电压，优化了半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
如图3所示，提供基底，所述基底包括第一区域I和第二区域II，所述第一区域I和第二区域II用于形成相同导电类型的晶体管，形成于所述第一区域I的晶体管阈值电压高于形成于所述第二区域II的晶体管的阈值电压。
本实施例中，所述第一区域I中的晶体管的阈值电压和所述第二区域II中的晶体管的阈值电压不同被称为双闸技术。在本半导体结构工作时，第一区域I中的晶体管被用作高阈值电压晶体管(high voltage threshold，HVT)，第二区域II中的晶体管被用作低阈值电压晶体管(low voltage threshold，LVT)，所述半导体结构能够克服CMOS设计中驱动电流与待机电流间相抵触矛盾的问题。
基底为后续形成半导体结构提供工艺基础。
本实施例以形成的半导体结构为鳍式场效应晶体管(FinFET)为例，基底包括衬底100以及位于衬底100上的鳍部101。在其他实施例中，形成的半导体结构还可以为平面结构，相应的，基底为平面衬底。在另一些实施例中，形成的半导体结构还可以为全包围栅极结构(GAA)，相应的所述基底包括衬底、凸出于所述衬底上分立的鳍部以及位于所述鳍部上的多个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层。
本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，鳍部101的材料为硅。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
需要说明的是，所述基底还包括：隔离层102，位于所述鳍部101露出的衬底100上，且所述隔离层102覆盖所述鳍部101的部分侧壁。
所述隔离层102用于使得各个鳍部101之间实现电隔离。
所述隔离层102的材料为介电材料。
具体的，所述隔离层102的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，隔离层102的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层102的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后续隔离层102的用于隔离相邻器件的作用。
参考图4至图6，在所述基底上形成栅极结构103(如图6所示)和层间介质层104(如图6所示)，所述层间介质层104覆盖所述栅极结构103的侧壁，且露出所述栅极结构103的顶壁，所述栅极结构103包括功函数层1031(如图6所示)和位于所述功函数层1031上的栅极层1032(如图6所示)。
在半导体结构工作时，所述栅极结构103用于控制沟道的开启与断开。
具体的，本实施例中，所述栅极结构103横跨所述鳍部101且覆盖所述鳍部101的部分顶壁和部分侧壁。其他实施例中，所述半导体结构用于形成全包围栅极结构，所述栅极结构全包围所述沟道层。
本实施例中，栅极结构103为金属栅极结构。
本实施例中，所述栅极结构103为叠层结构。具体的，所述栅极结构103包括功函数层1031和位于所述功函数层1031上的栅极层1032。
本实施例中，所述半导体结构用于形成NMOS时，功函数层1031的材料包括铝化钛、碳化钽、铝或者碳化钛中的一种或多种。其他实施例中，所述半导体结构用于形成PMOS时，功函数层的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。
本实施例中，栅极层1032的材料为镁钨合金。其他实施例中，栅极层的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
所述层间介质层104用于实现相邻器件之间的电隔离。
本实施例中，所述层间介质层104的材料为绝缘材料。
本实施例中，所述层间介质层104的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成层间介质层104的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后续层间介质层104的用于隔离相邻器件的作用。其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他的绝缘材料。
具体的，形成栅极结构103和层间介质层104的步骤包括：
如图4所示，在所述基底上形成伪栅结构105。所述伪栅结构105为后续形成栅极结构占据空间位置。
具体的，所述伪栅结构105横跨所述鳍部101，且所述伪栅结构105覆盖所述鳍部101的部分顶壁和部分侧壁。
本实施例中，伪栅结构105为叠层结构，包括保形覆盖鳍部101的部分顶面和部分侧壁的栅氧化层1051和位于栅氧化层1051上的多晶硅层1052。
本实施例中，栅氧化层1051的材料为氧化硅。其他实施例中，栅氧化层的材料还可以为氮氧化硅。本实施例中，多晶硅层1052的材料为多晶硅。
形成所述伪栅结构105的步骤包括：在所述鳍部101上保形覆盖栅氧化层1051；在所述栅氧化层1051上形成多晶硅材料层(图中未示出)；在所述多晶硅材料层上形成栅极掩膜层(图中未示出)；以所述栅极掩膜层为掩膜刻蚀所述多晶硅材料层，形成多晶硅层1052，所述多晶硅层1052和栅氧化层1051作为所述伪栅结构105。
继续参考图4，在所述基底上形成层间介质层104，所述层间介质层104覆盖所述伪栅结构105的侧壁，且露出所述伪栅结构105顶壁。
形成层间介质层104的步骤包括：形成覆盖所述栅极掩膜层的层间介质膜(图中未示出)；平坦化去除高于所述伪栅结构105的所述层间介质膜，剩余的所述层间介质膜作为层间介质层104。
需要说明的是，在平坦化去除高于所述伪栅结构105的层间介质膜步骤中，还去除所述栅极掩膜层。
再继续参考图4，所述半导体结构的形成方法还包括：在形成所述伪栅结构105后，形成所述层间介质层104前，在所述伪栅结构105两侧的所述鳍部101中形成源漏掺杂层107。
在半导体结构工作时，所述源漏掺杂层107用于为沟道提供应力，提高沟道中载流子迁移速率。
本实施例中，所述半导体结构用于形成PMOS(Positive Channel Metal OxideSemiconductor)，所述源漏掺杂层107的材料为锗化硅。本实施例通过在源漏掺杂层107中掺杂有P型离子。具体的，P型离子包括B、Ga或In。其他实施例中，所述半导体结构用于形成NMOS(Negative channel Metal Oxide Semiconductor)，所述源漏掺杂层的材料相应为碳化硅或磷化硅。通过在源漏掺杂层中掺杂有N型离子。具体的，N型离子包括P、As或Sb。
另外，还需要说明的是，在形成所述源漏掺杂层107后，形成层间介质层104前，形成覆盖所述伪栅结构105和源漏掺杂层107的抗刻蚀层108。
在后续半导体结构的形成过程中，所述抗刻蚀层108保护所述源漏掺杂层107、鳍部101以及所述衬底100。
本实施例中，所述抗刻蚀层108的材料为氮化硅。
如图5所示，去除所述伪栅结构105，在所述层间介质层104中形成栅极开口106。所述栅极开口106为后续形成栅极结构提供空间。
如图6所示，形成保形覆盖所述栅极开口106底部和侧壁的功函数层1031，在所述功函数层1031上形成填充所述栅极开口106的栅极层1032，所述栅极层1032和功函数层1031用于构成所述栅极结构103。
本实施例中，在同一步骤中，在所述第一区域I和第二区域II上形成栅极结构103。也就是说，同一步骤中，在第一区域I和第二区域II中形成所述功函数层1031；形成所述功函数层1031后，在同一步骤，在第一区域I和第二区域II中形成栅极层1032。
本实施例中，所述第一区域I和第二区域II中的所述功函数层1031在同一步骤形成，因此所述第一区域I中的所述功函数层1031和所述第二区域II中的所述功函数层1031的材料和厚度相同。
所述第一区域I中的所述功函数层1031和所述第二区域II中的所述功函数层1031相同，也就是所述第一区域I中的所述功函数层1031和第二区域II中的功函数层1031的厚度相同且材料相同。因此，形成所述功函数层1031后，第一区域I中剩余的所述栅极开口106的深宽比，与第二区域II中剩余的所述栅极开口106的深宽比相同，所述第一区域I和第二区域II中的所述栅极层1032不易出现空洞，从而第一区域I中形成的栅极层1032和第二区域II中形成的栅极层1032的均一性较好，进而第一区域I中形成的栅极结构103和第二区域II中形成的栅极结构103的均一性较好，使得所述第一区域I和第二区域II中的栅极结构103中不易存在空洞。
所述半导体结构的形成方法还包括：提供所述基底后，在形成所述功函数层1031前，在所述基底上形成栅介质层1033。
具体的，所述半导体结构的形成方法包括：在形成栅极开口106后，形成所述功函数层1031前，还在所述栅极开口106中保形覆盖栅介质层1033。
所述栅介质层1033用于将栅极层1032和鳍部101进行电隔离。
所述栅介质层1033的材料为介电材料。本实施例中，所述栅介质层1033的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO和Al2O3中的一种或几种。
需要说明的是，后续对所述第一区域I的所述功函数层1031掺杂离子的过程中，所述掺杂离子还掺杂进所述栅介质层1033中。
参考图7和图8，所述半导体结构的形成方法还包括：在形成所述栅极结构103后，在所述第二区域II的所述栅极结构103上形成盖帽层。
本实施例中，定义所述第二区域II中的所述盖帽层为第一盖帽层112(如图8所示)。
后续制程还包括对所述第一区域I的所述功函数层1031掺杂离子，在对所述第一区域I的所述功函数层1031掺杂离子的过程中，所述第一盖帽层112使得掺杂离子不易进入所述第二区域II的所述栅极结构103中，在提高所述第一区域I的晶体管阈值电压的同时，使得第二区域II的晶体管阈值电压不变。
本实施例中，所述第一盖帽层112的材料为介电材料。与光刻胶层等有机材料相比，介电材料能够将第二区域II中的栅极结构103与其他器件电隔离，且不易污染半导体结构，具有较高的工艺兼容性。
具体的，所述第一盖帽层112的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述第一盖帽层112的材料为氮化硅，氮化硅较为致密，在对所述第一区域I中的功函数层1031掺杂离子的过程中，能够降低离子进入第二区域II中栅极结构103的概率。
本实施例中，所述第一盖帽层112的材料为氮化硅。
具体的，形成所述第一盖帽层112的步骤包括：
如图7所示，刻蚀所述第二区域II的部分厚度的所述栅极结构103，形成由层间介质层104和栅极结构103围成的栅极凹槽。
本实施例中，定义形成于所述第二区域II中的栅极凹槽为第一栅极凹槽111(如图7所示)。
所述第一栅极凹槽111用于为后续形成第一盖帽层提供空间。
与直接在第二区域II中的所述栅极结构103上形成第一盖帽层的情况相比，本发明实施例通过形成第一栅极凹槽111，然后形成覆盖所述第一栅极凹槽111的盖帽材料层，去除露出所述第一栅极凹槽111的盖帽材料层，位于所述第一栅极凹槽中剩余的所述盖帽材料层作为第一盖帽层，通过此种方法有利于提高形成第一盖帽层的套刻精度，使得所述第一盖帽层位于所述第二区域II中的所述栅极结构103上，在对第一区域I中的功函数层103掺杂离子的过程中，所述第一盖帽层能够更好的保护第二区域II中栅极结构103。
本实施例中，采用干法刻蚀工艺刻蚀部分厚度的所述栅极结构103，形成所述第一栅极凹槽111。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于使所述第一栅极凹槽111的形貌满足工艺需求，降低对其他膜层结构的损伤。
需要说明的是，所述第一栅极凹槽111不宜过深也不宜过浅。若所述第一栅极凹槽111过深，相应的，剩余的所述栅极结构103过薄，在半导体结构工作时，所述栅极结构103对沟道的控制能力较弱，不能很好的控制沟道的开启与断开。若所述第一栅极凹槽111过浅，也就是说后续形成在所述第一栅极凹槽111中的第一盖帽层的过薄，后续对所述第一区域I中功函数层1031进行离子掺杂的过程中，所述离子易穿过第一盖帽层112掺杂进所述第二区域II中的所述功函数层1031中，导致所述第二区域II的功函数层1031的功函数发生改变，导致第二区域II中晶体管的阈值电压提高。本实施例中，所述第一栅极凹槽111的深度为10纳米至30纳米。
本实施例中，刻蚀部分厚度的所述栅极结构103的步骤中，刻蚀的是所述栅极层1032和功函数层1031。
需要说明的是，所述半导体结构的形成方法包括：在形成所述栅极结构103后，刻蚀部分厚度的所述栅极结构103前，形成露出所述第二区域II中所述栅极结构103的第一遮挡层110；以所述第一遮挡层110为掩膜，刻蚀部分厚度的所述栅极结构103，形成第一栅极凹槽111。
所述第一遮挡层110在刻蚀部分厚度的所述栅极结构103的过程中降低对所述第一区域I的所述栅极结构103的损伤。
本实施例中，第一遮挡层110的材料为有机材料，例如：BARC(bottom anti-reflective coating，底部抗反射涂层)材料、ODL(organic dielectric layer，有机介电层)材料、光刻胶、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料、DUO(Deep UV Light Absorbing Oxide，深紫外光吸收氧化层)材料或APF(AdvancedPatterning Film，先进图膜)材料。
其他实施例中，所述第一遮挡层还可以为其他能够起到掩膜作用且易于去除的材料，使得在后续去除第一遮挡层时减少对保护层的损伤。
具体的，形成第一遮挡层110的步骤包括：形成覆盖所述第一区域I和第二区域II的遮挡材料层(图中未示出)；图形化所述遮挡材料层，形成露出所述第二区域II中所述栅极结构103的第一遮挡层110。
本实施例中，采用旋涂工艺形成所述遮挡材料层，所述遮挡材料层的表面平坦度较高。
如图8所示，在所述第一栅极凹槽111和层间介质层104上形成盖帽材料层(图中未示出)；去除高于所述层间介质层104顶面的盖帽材料层(图中未示出)，位于所述第一栅极凹槽111中的所述盖帽材料层作为第一盖帽层112。
本实施例中，采用原子层沉积工艺(Atomic layer deposition，ALD)形成所述盖帽材料层。原子层沉积工艺包括进行多次的原子层沉积循环，以形成所需厚度的盖帽材料层。通过选用原子层沉积工艺，有利于提高盖帽材料层的厚度均一性，使盖帽材料层的厚度能够得到精确控制；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了所述盖帽材料层的保形覆盖能力。在其他实施例中，还可以采用其他沉积工艺形成所述盖帽材料层，例如：化学气相沉积工艺等。
本实施例中，通过化学机械研磨工艺(chemical mechanical planarization，CMP)去除高于所述层间介质层104顶面的盖帽材料层。在其他实施例中，也可以通过干法刻蚀工艺，去除高于所述层间介质层顶面的盖帽材料层。
参考图9，对所述第一区域I的所述功函数层1031掺杂离子，用于提高形成于所述第一区域I的晶体管的阈值电压。
本发明实施例所述第一区域I和第二区域II用于形成相同导电类型的晶体管，形成于所述第一区域I的晶体管阈值电压高于形成于所述第二区域II的晶体管阈值电压。与通过在第一区域I和第二区域II形成厚度不同的功函数层1031来使得第一区域I晶体管阈值电压高于第二区域II的晶体管阈值电压的情况相比，本发明实施例在所述第一区域I和第二区域II形成功函数层1031后，通过在第一区域I的功函数层1031中掺杂离子来提高第一区域I的晶体管的阈值电压；因此，在形成栅极结构103的过程中，可以在第一区域I和第二区域II形成相同的功函数层1031，所述相同的功函数层1031是指功函数层1031的材料和厚度相同，这使得所述第一区域I和第二区域II的栅极层1032中不易出现空洞，从而形成在第一区域I和第二区域II中的栅极层1032的均一性较好，进而所述第一区域I和第二区域II的栅极结构103中不易存在空洞。综上，本发明实施例在提高所述第一区域I的晶体管阈值电压的同时，改善所述栅极结构103中的空洞缺陷，优化了半导体结构的电学性能。
在所述第一区域I的功函数层1031中掺杂离子，第一区域I的所述功函数层1031的费米能级趋向于价带顶变化，或者趋向于导带底变化，从而所述功函数层1031的费米势增大，进而所述第一区域I的功函数层1031的反型层更难产生，使得半导体结构第一区域I的晶体管的阈值电压高于所述第二区域II的晶体管的阈值电压，优化了半导体结构的电学性能。
本实施例中，所述半导体结构用于形成NMOS，对所述第一区域I的所述功函数层1031掺杂离子的步骤中，掺杂的离子包括氟离子和氮离子中的一种或两种。
本实施例中，对所述第一区域I的功函数层1031掺杂离子的过程中，所述掺杂离子通过穿过栅极层1032扩散入所述功函数层1031中。
本实施例中，通过退火工艺在所述第一区域I的所述功函数层1031中掺杂离子。
与通过离子注入的方式在所述功函数层1031中掺杂离子的情况相比，本发明实施例通过退火工艺在所述功函数层1031中掺杂离子，减小了对所述功函数层1031的损伤，且使得所述掺杂离子不易损失，有利于提高掺杂质量。
本实施例中，当所述半导体结构用于形成NMOS时，所述退火工艺过程中采用的反应气体包括氟气、氮气和氨气中的一种或多种。
本实施例中，所述退火工艺的参数包括：反应气体的流量为20ccm至200sccm，工艺温度为700摄氏度至1000摄氏度；腔室压强为1倍至20倍的标准大气压。
需要说明的是，所述反应气体的流量不宜过大也不宜过小。若所述氟气的流量过大，易导致离子掺杂的工艺稳定性较差，功函数层1031中掺杂离子的掺杂剂量难以控制，不利于优化半导体结构的电学性能。若所述氟气的流量过小，易降低所述掺杂离子扩散进入所述功函数层1031中的速率，导致所需工艺的时间过长，不利于提高半导体结构的形成效率。本实施例中，反应气体的流量为20ccm至200sccm。
需要说明的是，所述工艺温度不宜过大，也不宜过小。如果所述工艺温度过小，则容易导致离子在所述功函数层1031中的扩散速度过慢，所需工艺时间过长，不利于提高半导体结构的形成效率；如果所述工艺温度过大，对增强离子扩散的效果不够显著，还易导致晶体管的电性参数发生偏差，从而导致晶体管电学性能的下降。为此，本实施例中，所述工艺温度在700摄氏度至1000摄氏度的范围内。
需要说明的是，所述腔室压强不宜过大也不宜过小。若所述腔室压强过大，易导致掺杂离子扩散进入所述功函数层1031的工艺稳定性差，且易导致工艺机台的安全系数较低；若所述腔室压强过小，易导致所述掺杂离子扩散进入所述功函数层1031中的速率过小，进而导致所需工艺的时间过长，不利于提高半导体结构的形成效率。本实施例中，腔室压强为1倍至20倍的标准大气压。
其他实施例中，当所述半导体结构用于形成PMOS时，对所述第一区域的所述功函数层掺杂离子的步骤中，掺杂的离子包括氢离子。所述退火工艺过程中采用的反应气体包括氢气和氢的同位素气体中的一种或多种。所述退火工艺的参数包括：应气体的流量为20ccm至200sccm，工艺温度为700摄氏度至1000摄氏度；腔室压强为1倍至20倍的标准大气压。
需要说明的是，本实施例中，对所述第一区域I的所述功函数层1031掺杂离子的过程中，所述掺杂离子还掺杂进所述栅介质层1033中。
所述栅介质层1033中具有大量的偶极子，偶极子由两个等电量的异性电荷构成的，在栅介质层1033中构成局部的电势，掺杂离子会改变栅介质层1033中偶极子的分布，在半导体结构工作时，对晶体管加载与偶极子电势相反的电压能够提高晶体管的阈值电压。
参考图10和图11，对所述第一区域I的所述功函数层1031掺杂离子后，所述半导体结构的形成方法还包括：在所述第一区域I的所述栅极结构103上形成第二盖帽层114(如图11所示)。
所述第二盖帽层114在后续半导体结构的形成过程中，保护所述第一区域I中的所述栅极结构103。本实施例中，所述第二盖帽层114的材料与所述第一盖帽层112的材料相同，在此不再赘述。其他实施例中，所述第二盖帽层的材料还可以与所述第一盖帽层不同。
形成第二盖帽层114的步骤包括：刻蚀所述第一区域I的所述栅极结构103，形成由所述层间介质层104和剩余的所述栅极结构103围成的第二栅极凹槽113(如图10所示)；在所述第二栅极凹槽113和层间介质层104上形成盖帽材料层(图中未示出)；去除高于所述层间介质层104顶面的盖帽材料层，位于所述第二栅极凹槽113中剩余的所述盖帽材料层作为第二盖帽层114。
具体的，形成所述第二栅极凹槽113的步骤包括：对所述第一区域I的所述功函数层1031掺杂离子后，在刻蚀所述第一区域I的所述栅极结构103前，形成露出所述第一区域I中所述栅极结构103的第二遮挡层(图中未示出)；以所述第二遮挡层为掩膜所述第一区域I的所述栅极结构103，形成所述第二栅极凹槽113。
本实施例中，采用化学气相沉积工艺或者原子层沉积工艺形成所述盖帽材料层。在此不再赘述。
相应的，本发明实施例还提供一种半导体结构。参考图12，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底，所述基底包括第一区域I和第二区域II，所述第一区域I和第二区域II均具有晶体管，且所述第一区域I和第二区域II的晶体管的导电类型相同，所述第一区域I的晶体管的阈值电压高于所述第二区域II的晶体管的阈值电压；栅极结构203，位于所述基底上，所述栅极结构203包括功函数层2031和位于所述功函数层2031上的栅极层2032；层间介质层204，覆盖所述栅极结构203的侧壁且露出所述栅极结构203的顶壁；掺杂离子，位于所述第一区域I的所述功函数层2031中，用于提高所述第一区域I的晶体管的阈值电压。
本发明实施例所述第一区域I和第二区域II用于形成相同导电类型的晶体管，形成于所述第一区域I的晶体管阈值电压高于形成于所述第二区域II的晶体管阈值电压。与通过第一区域和第二区域的功函数层厚度不同来使得第一区域晶体管和晶体管阈值电压不同的情况相比，本发明实施例所述第一区域I的功函数层2031中具有掺杂离子，所述掺杂离子使得第一区域I的晶体管的阈值电压高于第二区域II的晶体管的阈值电压。因此，所述第一区域I和第二区域II中的功函数层2031可以相同，也就是说第一区域I和第二区域II中功函数层2031的材料和厚度相同，从而所述第一区域I和第二区域II中的栅极层2032中不易存在空洞，进而位于第一区域I和第二区域II中所述功函数层2031上的栅极层2032的均一性较好，也就是说第一区域I和第二区域II中的所述栅极结构203中不易存在空洞。综上，本发明实施例能够在提高所述第一区域I的晶体管阈值电压的同时，改善所述栅极结构203中的空洞缺陷，优化了半导体结构的电学性能。
本实施例中，所述第一区域I中的晶体管的阈值电压和所述第二区域II中的晶体管的阈值电压不同被称为双闸技术。在本半导体结构工作时，第一区域I中的晶体管被用作高阈值电压晶体管，第二区域II中的晶体管被用作低阈值电压晶体管，所述半导体结构能够克服CMOS设计中驱动电流与待机电流间相抵触矛盾的问题。
基底为形成半导体结构提供工艺基础。
本实施例以形成的半导体结构为鳍式场效应晶体管为例，基底包括衬底200以及位于衬底200上的鳍部201。在其他实施例中，形成的半导体结构还可以为平面结构，相应的，基底为平面衬底。在另一些实施例中，形成的半导体结构还可以为全包围栅极结构，相应的所述基底包括衬底、凸出于所述衬底上分立的鳍部以及位于所述鳍部上的多个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层。
本实施例中，衬底200的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，鳍部201的材料为硅。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
需要说明的是，所述基底还包括：隔离层202，位于所述鳍部201露出的衬底200上，且所述隔离层202覆盖所述鳍部201的部分侧壁。
所述隔离层202用于使得各个鳍部201之间实现电隔离。
所述隔离层202的材料为介电材料。
具体的，所述隔离层202的材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，隔离层202的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层202的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后续隔离层202的用于隔离相邻器件的作用。
在半导体结构工作时，所述栅极结构203用于控制沟道的开启与断开。
具体的，本实施例中，所述栅极结构203横跨所述鳍部201且覆盖所述鳍部201的部分顶壁和部分侧壁。其他实施例中，所述半导体结构用于形成全包围栅极结构，所述栅极结构全包围所述沟道层。
本实施例中，栅极结构203为金属栅极结构。
本实施例中，所述栅极结构203为叠层结构，所述栅极结构203包括功函数层2031和位于所述功函数层2031上的栅极层2032。
具体的，本实施例中，功函数层2031位于所述栅极层2032与基底之间，以及栅极层2032与层间介质层204之间，也就是说，所述功函数层2031位于所述栅极层2032与鳍部201之间，以及栅极层2032与层间介质层204之间。
本实施例中，所述半导体结构用于形成NMOS，功函数层2031的材料包括铝化钛、碳化钽、铝或者碳化钛中的一种或多种。其他实施例中，所述半导体结构用于形成PMOS时，功函数层的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。
本实施例中，栅极层2032的材料为镁钨合金。其他实施例中，栅极层的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
所述栅极结构203的形成过程包括：在所述基底上形成伪栅结构(图中未示出)；形成覆盖所述伪栅结构侧壁，且露出所述伪栅结构的层间介质层204；形成层间介质层204后，去除所述伪栅结构，在所述层间介质层204中形成栅极开口；形成保形覆盖所述栅极开口的功函数层2031；在所述功函数层2031上形成栅极层2032，所述功函数层2031和栅极层2031构成栅极结构203。
本实施例中，所述第一区域I中的栅极结构203和第二区域II中的栅极结构203相同。也就是说，第一区域I和第二区域II中的所述功函数层2031相同，以及第一区域I和第二区域II中的栅极层2032相同。
本实施例中，所述第一区域I中的所述功函数层2031和第二区域II中的所述功函数层2031相同。也就是说，所述第一区域I中的所述功函数层2031和第二区域II中的功函数层2031的厚度相同且材料相同。因此，形成所述功函数层2031后，第一区域I中剩余的所述栅极开口的深宽比，与第二区域II中剩余的所述栅极开口的深宽比相同，从而第一区域I中形成的栅极层2032和第二区域II中形成的栅极层2032的均一性较好，进而第一区域I中形成的栅极结构203和第二区域II中形成的栅极结构203的均一性较好，使得所述第一区域I和第二区域II中形成的栅极结构203中不易存在空洞。
所述层间介质层204用于实现相邻器件之间的电隔离。所述层间介质层204的材料为绝缘材料。
本实施例中，所述层间介质层204的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成层间介质层204的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后续层间介质层204的用于隔离相邻器件的作用。其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他的绝缘材料。
所述半导体结构还包括：源漏掺杂层207，位于栅极结构203两侧的所述鳍部201中。
在半导体结构工作时，所述源漏掺杂层207用于为沟道提供应力，提高沟道中载流子迁移速率。
本实施例中，所述半导体结构用于形成PMOS，所述源漏掺杂层207的材料为锗化硅。所述源漏掺杂层207中掺杂有P型离子。具体的，P型离子包括B、Ga或In。其他实施例中，所述半导体结构用于形成NMOS，所述源漏掺杂层的材料为碳化硅或磷化硅。所述源漏掺杂层中掺杂有N型离子。具体的，N型离子包括P、As或Sb。
另外，还需要说明的是，所述半导体结构还包括：抗刻蚀层208，覆盖在所述栅极结构203和源漏掺杂层207上。
所述抗刻蚀层208在半导体结构的形成过程中，保护所述源漏掺杂层207、鳍部201以及所述衬底200。
本实施例中，所述抗刻蚀层208的材料为氮化硅。
位于所述第一区域I的功函数层2031中的掺杂离子，使得第一区域I的所述功函数层2031的费米能级趋向于价带顶变化，或者趋向于导带底变化，从而所述功函数层2031的费米势增大，进而所述第一区域I的功函数层2031的反型层更难产生，使得半导体结构第一区域I的晶体管阈值电压高于所述第二区域II的晶体管阈值电压，优化了半导体结构的电学性能。
本实施例中，所述半导体结构为NMOS时，所述掺杂离子包括氟离子和氮离子中的一种或两种。
其他实施例中，所述半导体结构为PMOS时，所述掺杂离子包括氢离子。
所述栅极结构203还包括：栅介质层2033，位于所述功函数层2031与所述基底之间；所述掺杂离子还位于所述第一区域I的所述栅介质层2033中。
所述栅介质层2033中具有大量的偶极子，偶极子由两个等电量的异性电荷构成的，在栅介质层2033中构成局部的电势，掺杂离子会改变栅介质层2033中偶极子的分布，在半导体结构工作时，对晶体管加载与偶极子电势相反的电压来提高晶体管的阈值电压。
所述栅介质层2033用于将栅极层2032和鳍部201进行电隔离。
所述栅介质层2033的材料为介电材料。本实施例中，所述栅介质层2033的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO和Al2O3中的一种或几种。
所述半导体结构还包括：盖帽层212，位于所述第二区域II的所述栅极结构203上。
本实施例中，所述盖帽层212的材料为介电材料。与光刻胶层等有机材料相比，介电材料能够将第二区域II中的栅极结构203与其他器件电隔离，且不易污染半导体结构，具有较高的工艺兼容性。
在对所述第一区域I的所述功函数层2031掺杂离子的过程中，所述盖帽层212使得掺杂离子不易进入所述第二区域II的所述功函数层2031中，在提高所述第一区域I的晶体管阈值电压的同时，使得第二区域II的晶体管阈值电压不变。
具体的，所述盖帽层212的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述盖帽层212的材料为氮化硅。氮化硅较为致密，在对所述第一区域I中的功函数层2031掺杂离子的过程中，能够降低掺杂离子进入第二区域II的功函数层2031中的概率。
需要说明的是，所述盖帽层212不宜过厚也不宜过薄。若所述盖帽层212过厚，相应的，所述栅极结构203过薄，在半导体结构工作时，所述栅极结构203对所述沟道的控制能力较弱，不能很好的控制沟道的开启与断开。若所述盖帽层212过薄，在对所述第一区域I中功函数层2031进行离子掺杂的过程中，所述离子易穿过盖帽层212掺杂进所述第二区域II中的所述功函数层2031中，导致所述第二区域的功函数层2031的功函数发生改变，导致第二区域II的晶体管的阈值电压提高。本实施例中，所述盖帽层212的厚度为10纳米至30纳米。
需要说明的是，所述第二区域II的所述栅极结构203顶部低于所述层间介质层204顶部；所述盖帽层212顶部和所述层间介质层204顶部相齐平。
所述盖帽层212的形成过程包括：刻蚀第二区域II中所述栅极结构203形成栅极凹槽(图中未示出)；形成覆盖所述栅极凹槽的盖帽材料层，去除露出所述栅极凹槽的盖帽材料层，位于所述栅极凹槽中的剩余的所述盖帽材料层作为盖帽层212。
与所述盖帽层位于所述层间介质层上的情况相比，本发明实施例通过形成栅极凹槽，然后在所述栅极凹槽中形成盖帽层212，有利于提高形成盖帽层212的套刻精度，使得所述盖帽层212位于所述第二区域II中的所述栅极结构203上，在对第一区域I中的功函数层2031掺杂离子的过程中，所述盖帽层212能够更好的保护第二区域II中栅极结构203。
本实施例所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括第一区域和第二区域，所述第一区域和第二区域用于形成相同导电类型的晶体管，形成于所述第一区域的晶体管阈值电压高于形成于所述第二区域的晶体管阈值电压；
在所述基底上形成栅极结构和层间介质层，所述层间介质层覆盖所述栅极结构的侧壁且露出所述栅极结构的顶壁，所述栅极结构包括功函数层和位于所述功函数层上的栅极层；在形成所述栅极结构的过程中，在所述第一区域和第二区域形成相同的功函数层，所述相同的功函数层是指功函数层的材料和厚度相同；
对所述第一区域的所述功函数层掺杂离子，用于提高形成于所述第一区域的晶体管的阈值电压。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述栅极结构的步骤还包括：形成所述功函数层前，在所述基底上形成栅介质层；
对所述第一区域的所述功函数层掺杂离子的过程中，所述掺杂离子还掺杂进所述栅介质层中。
3.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述半导体结构用于形成NMOS，对所述第一区域的所述功函数层掺杂离子的步骤中，掺杂的离子包括氟离子和氮离子中的一种或两种；
或者，所述半导体结构用于形成PMOS，对所述第一区域的所述功函数层掺杂离子的步骤中，掺杂的离子包括氢离子。
4.如权利要求1或2所述的半导体结构的形成方法，其特征在于，在形成所述栅极结构后，通过退火工艺掺杂离子。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，当所述半导体结构用于形成NMOS时，所述退火工艺的参数包括：反应气体包括氟气、氮气和氨气中的一种或多种，反应气体的流量为20ccm至200sccm，工艺温度为700摄氏度至1000摄氏度，腔室压强为1倍至20倍的标准大气压；
当所述半导体结构用于形成PMOS时，所述退火工艺的参数包括：反应气体包括氢气和氢的同位素气体中的一种或多种，反应气体的流量为20ccm至200sccm，工艺温度为700摄氏度至1000摄氏度，腔室压强为1倍至20倍的标准大气压。
6.如权利要求1或2所述的半导体结构的形成方法，其特征在于，对所述第一区域的所述功函数层掺杂离子前，还包括：在所述第二区域的所述栅极结构上形成盖帽层。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述盖帽层的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，形成所述盖帽层的步骤包括：刻蚀所述第二区域的部分厚度的所述栅极结构，形成由所述层间介质层和剩余的所述栅极结构围成的栅极凹槽；
在所述栅极凹槽和层间介质层上形成盖帽材料层；
去除高于所述层间介质层顶面的盖帽材料层，位于所述栅极凹槽中剩余的所述盖帽材料层作为盖帽层。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，采用化学气相沉积工艺或者原子层沉积工艺形成所述盖帽材料层。
10.如权利要求1或2所述的半导体结构的形成方法，其特征在于，在同一步骤中，在所述第一区域和第二区域上形成所述栅极结构。
11.如权利要求1或2所述的半导体结构的形成方法，其特征在于，在所述基底上形成栅极结构和层间介质层的步骤包括：在所述基底上形成层间介质层，所述层间介质层内形成有露出所述基底的栅极开口；形成保形覆盖所述栅极开口底部和侧壁的功函数层，在所述功函数层上形成填充所述栅极开口的栅极层，所述栅极层和功函数层用于构成所述栅极结构。
12.一种半导体结构，其特征在于，包括：
基底，所述基底包括第一区域和第二区域，所述第一区域和第二区域均具有晶体管，且所述第一区域和第二区域的晶体管的导电类型相同，所述第一区域的晶体管的阈值电压高于所述第二区域的晶体管的阈值电压；
栅极结构，位于所述基底上，所述栅极结构包括功函数层和位于所述功函数层上的栅极层；在形成所述栅极结构的过程中，在所述第一区域和第二区域形成相同的功函数层，所述相同的功函数层是指功函数层的材料和厚度相同；
层间介质层，覆盖所述栅极结构的侧壁且露出所述栅极结构的顶壁；
掺杂离子，位于所述第一区域的所述功函数层中，用于提高所述第一区域的晶体管的阈值电压。
13.如权利要求12所述的半导体结构，其特征在于，所述栅极结构还包括：栅介质层，位于所述功函数层与所述基底之间；
所述掺杂离子还位于所述第一区域的所述栅介质层中。
14.如权利要求12或13所述的半导体结构，其特征在于，所述半导体结构为NMOS，所述掺杂离子包括氟离子和氮离子中的一种或两种；
或者，所述半导体结构为PMOS，所述掺杂离子包括氢离子。
15.如权利要求12或13所述的半导体结构，其特征在于，所述功函数层位于所述栅极层与基底之间，以及栅极层与层间介质层之间。
16.如权利要求12或13所述的半导体结构，其特征在于，所述第一区域中的所述栅极结构和第二区域中的所述栅极结构相同。
17.如权利要求12或13所述的半导体结构，其特征在于，所述半导体结构还包括：盖帽层，位于所述第二区域的所述栅极结构上。
18.如权利要求17所述的半导体结构，其特征在于，所述第二区域的所述栅极结构顶部低于所述层间介质层顶部；
所述盖帽层顶部和所述层间介质层顶部相齐平。
19.如权利要求17所述的半导体结构，其特征在于，所述盖帽层的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
20.如权利要求17所述的半导体结构，其特征在于，所述盖帽层的厚度为10纳米至30纳米。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113130489A (zh) * 2021-03-12 2021-07-16 中国科学院微电子研究所 一种半导体器件的制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201714306A (zh) * 2015-10-14 2017-04-16 聯華電子股份有限公司 金氧半導體電晶體與形成閘極佈局圖的方法
CN107039439A (zh) * 2016-02-04 2017-08-11 中芯国际集成电路制造(上海)有限公司 存储器及其形成方法
CN107481932A (zh) * 2016-06-08 2017-12-15 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9105623B2 (en) * 2012-05-25 2015-08-11 United Microelectronics Corp. Semiconductor device having metal gate and manufacturing method thereof
KR20140034347A (ko) * 2012-08-31 2014-03-20 삼성전자주식회사 반도체 장치 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201714306A (zh) * 2015-10-14 2017-04-16 聯華電子股份有限公司 金氧半導體電晶體與形成閘極佈局圖的方法
CN107039439A (zh) * 2016-02-04 2017-08-11 中芯国际集成电路制造(上海)有限公司 存储器及其形成方法
CN107481932A (zh) * 2016-06-08 2017-12-15 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法

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