CN114078762B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底上形成有沿第一方向延伸的初始栅极结构，初始栅极结构两侧基底内形成有源漏掺杂区，初始栅极结构侧部的基底上形成有层间介质层，层间介质层覆盖初始栅极结构侧壁，基底沿第一方向包括多个器件单元区以及位于相邻器件单元区之间的隔离区；刻蚀隔离区的初始栅极结构和层间介质层，形成沿第二方向延伸的隔离槽，隔离槽在第一方向上将初始栅极结构分割为多个栅极结构，第二方向垂直于第一方向；在隔离槽中形成阻断层；以阻断层为掩膜刻蚀器件单元区中栅极结构两侧的层间介质层，形成沿第一方向延伸且露出源漏掺杂区的源漏接触孔；在源漏接触孔中形成源漏接触插塞。本发明能够降低工艺成本。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与基底的导通是通过互连结构实现的。互连结构包括互连线和形成于接触开口内的接触孔插塞。接触孔插塞与半导体器件相连接，互连线实现接触孔插塞之间的连接，从而构成电路。
晶体管结构内的接触孔插塞包括位于栅极结构表面的栅极接触孔插塞，用于实现栅极结构与外部电路的连接，还包括位于源漏掺杂区表面的源漏接触孔插塞，用于实现源漏掺杂区与外部电路的连接。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，降低工艺成本。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有沿第一方向延伸的初始栅极结构，所述初始栅极结构两侧的基底内形成有源漏掺杂区，所述初始栅极结构侧部的基底上形成有层间介质层，所述层间介质层覆盖所述初始栅极结构的侧壁，沿所述第一方向，所述基底包括多个器件单元区以及位于相邻所述器件单元区之间的隔离区；在所述隔离区中，刻蚀所述初始栅极结构、以及所述初始栅极结构两侧的层间介质层，形成沿第二方向延伸的隔离槽，所述隔离槽在所述第一方向上将所述初始栅极结构分割为多个栅极结构，所述第二方向垂直于所述第一方向；在所述隔离槽中形成阻断层；以所述阻断层为掩膜，刻蚀所述器件单元区中栅极结构两侧的层间介质层，形成沿所述第一方向延伸且露出所述源漏掺杂区的源漏接触孔；在所述源漏接触孔中形成源漏接触插塞。
相应的，本发明实施例还提供一种半导体结构，包括：基底，沿第一方向，所述基底包括多个器件单元区以及位于相邻所述器件单元区之间的隔离区；栅极结构，位于所述器件单元区的所述基底上，所述栅极结构沿所述第一方向延伸；源漏掺杂区，位于所述栅极结构两侧的基底内；层间介质层，位于所述栅极结构侧部的基底上，所述层间介质层覆盖所述栅极结构的侧壁；阻断层，位于所述隔离区中且沿第二方向延伸，在所述第一方向上，所述阻断层位于相邻所述栅极结构之间，并贯穿相邻所述器件单元区中的源漏掺杂区之间所述层间介质层，所述第二方向垂直于所述第一方向；源漏接触孔，位于所述器件单元区中栅极结构两侧的层间介质层中，所述源漏接触孔沿所述第一方向延伸且露出所述源漏掺杂区，其中，所述阻断层作为形成所述源漏接触孔的刻蚀掩膜；源漏接触插塞，位于所述源漏接触孔中。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的形成方法中，在所述隔离区中，刻蚀所述初始栅极结构、以及所述初始栅极结构两侧的层间介质层，形成沿第二方向延伸的隔离槽，所述隔离槽在第一方向上将初始栅极结构分割为多个栅极结构，其中，第一方向为初始栅极结构的延伸方向，第二方向垂直于第一方向，随后在所述隔离槽中形成阻断层，也就是说，利用对初始栅极结构的切断工艺，使得在第一方向上，相邻器件单元区之间的源漏掺杂区通过所述阻断层相隔离，相应的，后续以所述阻断层为掩膜刻蚀所述栅极结构两侧的层间介质层后，即可使得相邻器件单元区的源漏接触孔通过所述阻断层相隔离，综上，在所述第二方向上，当源漏接触插塞的断开位置和栅极结构的断开位置相同时，利用同一张光罩(mask)，实现相邻器件单元区的栅极结构之间的隔离、以及源漏接触插塞之间的隔离，从而能够节省光罩，进而能够降低工艺成本。
附图说明
图1至图4是一种半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图5至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，晶体管结构内的接触孔插塞包括位于栅极结构表面的栅极接触孔插塞，用于实现栅极结构与外部电路的连接，还包括位于源漏掺杂区表面的源漏接触孔插塞，用于实现源漏掺杂区与外部电路的连接。
根据电路设计需求，在半导体结构的形成过程中，需要对不同位置处的源漏接触插塞进行切断处理，即相邻源漏接触插塞需要在特定位置处相隔离，从而导致工艺成本较高。
现结合一种半导体结构的形成方法，分析工艺成本较高的原因。
结合参考图1至图4，示出了一种半导体结构的形成方法一实施例中各步骤对应的结构示意图。具体地，图1至图4均为俯视图。
参考图1，所述基底(未标示)，所述基底包括衬底以及位于所述衬底上的鳍部11，所述衬底上形成有沿第一方向(如图1中y方向所示)延伸的初始栅极结构20，所述初始栅极结构20横跨所述鳍部11，且覆盖所述鳍部11的部分顶部和部分侧壁，所述初始栅极结构20两侧的鳍部11内形成有源漏掺杂区(图未示)，所述初始栅极结构20侧部的衬底上形成有层间介质层12，所述层间介质层12覆盖所述初始栅极结构20的侧壁，其中，沿所述第一方向，所述衬底包括多个器件单元区10a以及位于相邻所述器件单元区10a之间的隔离区10b。
参考图2，刻蚀所述隔离区10b的初始栅极结构20，在所述初始栅极结构20中形成隔离槽(图未示)，所述隔离槽在所述第一方向上将所述初始栅极结构20分割为多个栅极结构30；在所述隔离槽中形成隔离结构25。
参考图3，在所述隔离区10b的层间介质层12和隔离结构25上形成阻断层(blocklayer)40，所述阻断层40沿第二方向(如图1中x方向所示)延伸，所述第二方向垂直于所述第一方向。
参考图4，以所述阻断层40为掩膜，刻蚀所述器件单元区10a中栅极结构30两侧的层间介质层12，形成沿所述第一方向(如图4中x方向所示)延伸且露出源漏掺杂区(图未示)的源漏接触孔(图未示)；形成所述源漏接触孔后，去除所述阻断层40；去除所述阻断层40后，在所述源漏接触孔中形成源漏接触插塞50。
随着特征尺寸的不断缩小，受到光刻的最小分辨率的限制，在半导体结构的形成过程中，需要采用多张光罩已分别在特定位置处形成阻断层40。例如，利用第一光罩，在一些待阻断区域中形成第一阻断层，利用第二光罩，在另一些待阻断区域中形成第二阻断层，利用第三光罩，在剩余待阻断区域中形成第三阻断层，所述第三阻断层、第二阻断层和第一阻断层构成所述阻断层40。
因此，目前为了对不同位置处的源漏接触插塞进行切断处理，需利用多张光罩在不同的位置形成阻断层40，而光罩的价格较高，从而导致工艺成本较高。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有沿第一方向延伸的初始栅极结构，所述初始栅极结构两侧的基底内形成有源漏掺杂区，所述初始栅极结构侧部的基底上形成有层间介质层，所述层间介质层覆盖所述初始栅极结构的侧壁，沿所述第一方向，所述基底包括多个器件单元区以及位于相邻所述器件单元区之间的隔离区；在所述隔离区中，刻蚀所述初始栅极结构、以及所述初始栅极结构两侧的层间介质层，形成沿第二方向延伸的隔离槽，所述隔离槽在所述第一方向上将所述初始栅极结构分割为多个栅极结构，所述第二方向垂直于所述第一方向；在所述隔离槽中形成阻断层；以所述阻断层为掩膜，刻蚀所述器件单元区中栅极结构两侧的层间介质层，形成沿所述第一方向延伸且露出所述源漏掺杂区的源漏接触孔；在所述源漏接触孔中形成源漏接触插塞。
本发明实施例提供的形成方法中，在所述隔离区中，刻蚀所述初始栅极结构、以及所述初始栅极结构两侧的层间介质层，形成沿第二方向延伸的隔离槽，所述隔离槽在第一方向上将初始栅极结构分割为多个栅极结构，其中，第一方向为初始栅极结构的延伸方向，第二方向垂直于第一方向，随后在所述隔离槽中形成阻断层，也就是说，利用对初始栅极结构的切断工艺，使得在第一方向上，相邻器件单元区之间的源漏掺杂区通过所述阻断层相隔离，相应的，后续以所述阻断层为掩膜刻蚀所述栅极结构两侧的层间介质层后，即可使得相邻器件单元区的源漏接触孔通过所述阻断层相隔离，综上，在所述第二方向上，当源漏接触插塞的断开位置和栅极结构的断开位置相同时，利用同一张光罩(mask)，实现相邻器件单元区的栅极结构之间的隔离、以及源漏接触插塞之间的隔离，从而能够节省光罩，进而能够降低工艺成本。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
结合参考图5至图7，提供基底(未标示)，所述基底上形成有沿第一方向(如图6中Y方向所示)延伸的初始栅极结构200，所述初始栅极结构200两侧的基底内形成有源漏掺杂区260，所述初始栅极结构200侧部的基底上形成有层间介质层120，所述层间介质层120覆盖所述初始栅极结构200的侧壁，沿所述第一方向，所述基底包括多个器件单元区100a以及位于相邻所述器件单元区100a之间的隔离区100b。
其中，图5包括图5中(a)和图5中(b)，图5中(a)是沿第一方向且在鳍部顶部位置处的剖面图，图5中(b)是在与初始栅极结构延伸方向相垂直的方向上且在鳍部顶部位置处的剖面图。图6是俯视图，图7包括图7中(a)和图7中(b)，图7中(a)是图6沿B1B2割线的剖面图，图7中(b)是图6沿A1A2割线的剖面图，且为了便于图示，图6仅示意出了鳍部、层间介质层、高k栅介质层和初始栅极结构。
所述基底用于为后续工艺制程提供工艺平台。本实施例中，所述基底用于形成鳍式场效应晶体管(FinFET)，因此，所述基底包括衬底100以及凸出于衬底100的鳍部110。在其他实施例中，当基底用于形成平面型场效应晶体管时，所述基底相应为平面型衬底。
本实施例中，所述衬底100为硅衬底。在另一些实施例中，所述衬底还可以为其他材料类型的衬底。例如，所述衬底的材料可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，鳍部110的材料与衬底100的材料相同。
本实施例中，所述基底包括多个器件单元区100a以及位于相邻所述器件单元区100a之间的隔离区100b。所述器件单元区100a用于形成晶体管，也就是说，沿所述初始栅极结构200的延伸方向，形成于同一器件单元区100a上的晶体管共用同一栅极结构。
隔离区100b作为切断(cut)区，用于定义后续初始栅极结构200的断开位置，从而获得多个分立的栅极结构，隔离区100b还用于形成阻断层，所述阻断层用于在初始栅极结构200的延伸方向上隔离相邻所述器件单元区100a。
本实施例中，所述形成方法还包括：在形成鳍部110后，在所述鳍部110露出的衬底100上形成隔离层101，所述隔离层101覆盖鳍部110的部分侧壁。
所述隔离层101用于作为浅沟槽隔离结构(shallow trench isolation，STI)，所述隔离层101用于隔离相邻晶体管。所述隔离层101的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层101的材料为氮化硅。
所述初始栅极结构200用于为后续形成栅极结构做准备。具体地，后续对初始栅极结构200进行切断处理，在隔离区100b形成隔离槽，从而获得分立的栅极结构。其中，在晶体管工作时，所述栅极结构用于控制沟道的开启或关断。
本实施例中，所述初始栅极结构200沿第一方向延伸。其中，平行于所述基底表面且与所述第一方向相垂直的方向为第二方向(如图6中X方向所示)。具体地，所述初始栅极结构200的数量为多个，所述多个初始栅极结构200沿第二方向平行排列设置。其中，图中仅示意出了一个初始栅极结构200。
具体地，所述初始栅极结构200位于隔离层101上，所述初始栅极结构200横跨所述鳍部110，且覆盖所述鳍部110的部分顶部和部分侧壁。
本实施例中，初始栅极结构200为初始金属栅极结构(metal gate，MG)，用于为后续形成金属栅极结构做准备，即后续栅极结构为金属栅极结构。作为一种示例，所述初始栅极结构200采用后形成高k栅介质层后形成栅电极层(high k last metal gate last)的工艺形成。
因此，如图5所示，在形成所述初始栅极结构200之前，所述基底上形成有所述层间介质层120，所述层间介质层120中形成有沿第一方向延伸的栅极开口125，所述栅极开口125两侧的基底中形成有源漏掺杂区260。
所述栅极开口125为形成初始栅极结构200提供空间位置。其中，所述栅极开口125通过去除伪栅结构(dummy gate)的方式形成。为此，本实施例中，在所述栅极开口125中形成初始栅极结构200。
本实施例中，沿第一方向，初始栅极结构200横跨多个器件单元区100a，相应的，初始栅极结构200还位于相邻器件单元区100a之间的隔离区100b中。
后续通过对所述初始栅极结构200进行切断处理，以去除位于隔离区100b中的初始栅极结构200，从而在所述第一方向上将所述初始栅极结构200分割为多个栅极结构，且相邻栅极结构在隔离区100b的位置处断开。
本实施例中，金属栅极结构为薄膜堆叠(film stack)结构，通过先形成横跨多个器件单元区100a的初始栅极结构200，再对所述初始栅极结构200进行切断处理，此时，在形成初始栅极结构200的过程中，所述隔离区100b的基底上未形成有层间介质层，从而增大了形成所述初始栅极结构200的工艺窗口、降低形成所述初始栅极结构200的工艺难度，且有利于提高所述初始栅极结构200在栅极开口125中的形成质量。尤其是，随着器件特征尺寸的不断减小，在所述第一方向上，最靠近所述隔离区100b的鳍部110至所述隔离区100b边界的距离越来越小，若直接形成金属栅极结构，则在形成所述金属栅极结构之前，所述隔离区100b的基底上也会形成有层间介质层，相应的，最靠近所述隔离区100b的鳍部110与所述隔离区100b的层间介质层所围成的空间较小，从而增大金属栅极结构在该空间中的形成难度。因此，本实施例通过先形成初始栅极结构200的方式，提升初始栅极结构200的形成质量的效果显著
本实施例中，所述初始栅极结构200包括功函数层(图未示)、以及位于功函数层上的栅电极层(图未示)。
所述功函数层用于调节所形成晶体管的阈值电压。当所形成晶体管为PMOS晶体管时，所述功函数层为P型功函数层，即所述功函数层的材料为P型功函数材料。所述功函数层的材料功函数范围为5.1ev至5.5ev，例如，5.2ev、5.3ev或5.4ev；所述功函数层的材料包括TiN、TaN、TaSiN、TaAlN和TiAlN中的一种或几种。当所形成晶体管为NMOS晶体管时，所述功函数层为N型功函数层，即所述功函数层的材料为N型功函数材料。所述功函数层的材料功函数范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev；所述功函数层的材料包括TiAl、Mo、MoN、AlN和TiAlC中的一种或几种。
在金属栅极结构中，所述栅电极层用于作为电极，用于实现金属栅极结构与外部电路的电连接。本实施例中，所述栅电极层的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。
本实施例中，初始栅极结构200的侧壁上还形成有侧墙250。侧墙250用于定义源漏掺杂区260的形成区域，还用于保护初始栅极结构200的侧壁。
所述侧墙250可以为单层结构或叠层结构，所述侧墙250的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。作为一种示例，所述侧墙250为单层结构，所述侧墙250的材料为氮化硅。
相应的，本实施例中，在形成所述初始栅极结构200之前，所述侧墙250覆盖栅极开口125的侧壁。
本实施例中，所述初始栅极结构200的侧壁和层间介质层120之间、以及所述初始栅极结构200的底部和基底之间还形成有高k栅介质层210。具体地，所述高k栅介质层210位于所述初始栅极结构200的侧壁和侧墙250之间、以及所述初始栅极结构200的底部和基底之间。
所述高k栅介质层210用于实现金属栅极结构和基底之间的电隔离。所述高k栅介质层210的材料为高k介质材料，其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述高k栅介质层的材料可以选自HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。作为一种示例，所述高k栅介质层210的材料为HfO2。
本实施例中，所述高k栅介质层210保形覆盖所述栅极开口125的底部和侧壁，且覆盖所述侧墙250的侧壁。
所述源漏掺杂区260用于作为晶体管的源区或漏区。因此，所述源漏掺杂区260位于器件单元区100a的初始栅极结构200两侧的基底中。本实施例中，所述源漏掺杂区260位于初始栅极结构200两侧的鳍部110中。
当形成NMOS晶体管时，所述源漏掺杂区260包括掺杂有N型离子的应力层，所述应力层的材料为Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子。当形成PMOS晶体管时，所述源漏掺杂区260包括掺杂有P型离子的应力层，所述应力层的材料为Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。
所述层间介质层(Inter Layer Dielectric，ILD)120用于隔离相邻器件。所述层间介质层120的材料为绝缘材料。本实施例中，所述层间介质层120的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)。作为一种示例，所述层间介质层120的材料为SiOCH。
本实施例中，层间介质层120的顶部和初始栅极结构200的顶部相齐平。
结合参考图8和图9，图8是俯视图，图9包括图9中(a)和图9中(b)，图9中(a)是图8沿B1B2割线的剖面图，图9中(b)是图8沿C1C2割线的剖面图，在隔离区100b中，刻蚀初始栅极结构200(如图6所示)、以及初始栅极结构200两侧的层间介质层120，形成沿第二方向(如图8中X方向所示)延伸的隔离槽300，隔离槽300在第一方向(如图8中Y方向所示)上将初始栅极结构200分割为多个栅极结构400，第二方向垂直于第一方向。
其中，图8仅示意出了鳍部110、高k栅介质层210、栅极结构400、层间介质层120、隔离槽300和隔离层101。
通过去除位于所述隔离区100b的初始栅极结构200，从而在第一方向上实现对初始栅极结构200的切断处理，进而形成多个分立的栅极结构400，且使得同一器件单元区100a上的晶体管共用同一栅极结构200。
本实施例中，所述初始栅极结构200为初始金属栅极结构，所述栅极结构400相应为金属栅极结构。
此外，所述隔离槽300还用于为后续形成阻断层提供空间位置。
具体地，后续以阻断层为掩膜，刻蚀器件单元区100a中栅极结构400两侧的层间介质层120，形成沿第一方向延伸且露出源漏掺杂区260的源漏接触孔。本实施例中，利用对初始栅极结构200的切断工艺，使得在第一方向上，相邻器件单元区100a之间的源漏掺杂区260通过所述阻断层相隔离，相应的，相邻器件单元区100a的源漏接触孔通过所述阻断层相隔离，因此，在所述第二方向上，当源漏接触插塞的断开位置和栅极结构400的断开位置相同时，利用同一张光罩(mask)，实现相邻器件单元区100a的栅极结构400之间的隔离、以及源漏接触插塞之间的隔离，从而能够节省光罩，进而能够降低工艺成本。
本实施例中，采用干法刻蚀工艺(例如，各向异性的干法刻蚀工艺)，在所述隔离区100b中，刻蚀所述初始栅极结构200、以及所述初始栅极结构200两侧的层间介质层120。干法刻蚀工艺具有各向异性的刻蚀特性，即该刻蚀工艺的纵向刻蚀速率大于其横向刻蚀速率，具有较好的刻蚀剖面控制性，通过选用干法刻蚀工艺，有利于提高所述隔离槽300的侧壁平整度，且易于控制所述隔离槽300沿所述第一方向的宽度(未标示)。而且，干法刻蚀工艺具有较高的工艺可控性，易于调整不同膜层之间的刻蚀选择比。此外，在所述干法刻蚀工艺过程中，通过调整刻蚀气体和刻蚀参数，能够在同一刻蚀设备(例如：工艺刻蚀腔室)中分别刻蚀所述初始栅极结构200和层间介质层120，工艺简单，且无需转换机台。作为一种示例，干法刻蚀工艺可以为等离子体干法刻蚀工艺。
本实施例中，刻蚀所述初始栅极结构200和层间介质层120之前，所述形成方法还包括：在所述初始栅极结构200和层间介质层120上形成掩膜层310(如图9所示)，在所述隔离区100b的位置处，所述掩膜层310内形成有沿所述第二方向延伸的掩膜开口320，所述掩膜开口320露出所述初始栅极结构200和层间介质层120。
相应的，以所述掩膜层310作为掩膜，刻蚀所述掩膜开口320露出的初始栅极结构200和层间介质层120。作为一种示例，所述掩膜层310的材料为光刻胶。所述掩膜层310通过光刻胶涂覆、曝光、显影等光刻工艺形成。
本实施例中，所述掩膜开口320沿第二方向延伸，即所述掩膜开口320不仅露出所述隔离区100b的初始栅极结构200，还露出初始栅极结构200两侧的层间介质层120。与仅对隔离区的初始栅极结构进行刻蚀的方案相比，本实施例所述掩膜开口320沿第二方向的尺寸更大，从而在形成掩膜开口320的过程中，能够增大光刻工艺的工艺窗口。
本实施例中，在形成所述隔离槽300的过程中，在刻蚀所述初始栅极结构200之后，刻蚀所述层间介质层120。
与所述初始栅极结构200相比，所述层间介质层120的硬度更低，所述层间介质层120更容易被刻蚀，如果先刻蚀层间介质层120，在层间介质层120中形成隔离槽300，则在刻蚀初始栅极结构200的过程中，所述层间介质层120中的隔离槽300也暴露在刻蚀环境中，该刻蚀工艺容易对所述隔离槽300侧壁露出的层间介质层120造成损耗，从而产生横向刻蚀。因此，本实施例通过先刻蚀初始栅极结构200，有利于减小层间介质层120受到横向刻蚀的影响，从而有利于控制所述隔离槽300沿所述第一方向的宽度，而且，能够降低在所述第一方向上，所述隔离槽300露出器件单元区100a中的源漏掺杂区260的概率。
在其他实施例中，根据工艺条件的设置，也可以在刻蚀所述层间介质层之后，刻蚀所述初始栅极结构。
需要说明的是，在所述第一方向上，所述隔离槽300的宽度(未标示)不宜过小，也不宜过小。如果所述隔离槽300的宽度过小，则容易导致所述隔离槽300的深宽比过大，从而增大后续阻断层在所述隔离槽300中的形成难度，相应容易降低所述阻断层的形成质量以及性能，而且，这相应还容易导致后续阻断层沿第一方向的宽度过小，在后续以所述阻断层为掩膜，刻蚀所述器件单元区100中栅极结构400两侧的层间介质层120时，所述阻断层的宽度不足以使所述阻断层起到刻蚀掩膜的作用，从而增加相邻源漏接触孔发生连通的概率；如果所述隔离槽300的宽度过大，则在所述第一方向上，所述隔离槽300容易暴露出器件单元区100a中的源漏掺杂区260。为此，本实施例中，在所述第一方向上，所述隔离槽300的宽度为10纳米至30纳米。例如，所述隔离槽300的宽度为15纳米、20纳米或25纳米。
本实施例中，刻蚀所述初始栅极结构200和层间介质层120的步骤中，以所述高k栅介质层210作为刻蚀停止位置，刻蚀所述初始栅极结构200。
在所述第二方向上，初始栅极结构200的侧壁和层间介质层120之间形成有高k栅介质层210，在刻蚀初始栅极结构200的过程中，以高k栅介质层210作为刻蚀停止位置，这能够增大对隔离区100b的初始栅极结构200的刻蚀工艺的工艺窗口，从而有利于确保将隔离区100b的初始栅极结构200去除干净。
本实施例中，在所述初始栅极结构200和层间介质层120中形成所述隔离槽300后，所述形成方法还包括：刻蚀所述隔离槽300底部的高k栅介质层210。
通过刻蚀所述隔离槽300底部的高k栅介质层210，对相邻器件单元区100a之间的高k栅介质层210进行切断处理，从而有利于防止隔离区100b的初始栅极结构200的残余，从而能够更好地使相邻器件单元区100a实现电隔离。
在其他实施例中，由于高k栅介质层为绝缘材料，因此，为了简化工艺步骤，也可以不对高k栅介质层进行刻蚀。
本实施例中，在刻蚀所述隔离槽300底部的所述高k栅介质层210的过程中，还刻蚀所述隔离槽300侧壁的所述高k栅介质层210。
通过将隔离区100b的高k栅介质层210完全去除，从而能够增大位于相邻栅极结构400之间的隔离槽300沿第二方向的长度，进而提高后续阻挡材料层在所述隔离槽300中的填充能力。
具体地，采用各向异性的干法刻蚀工艺，刻蚀所述高k栅介质层210。干法刻蚀工艺具有各向异性的刻蚀特性，即该刻蚀工艺的纵向刻蚀速率大于其横向刻蚀速率，因此，能够将所述隔离区100b的高k栅介质层210去除的同时，减小对隔离槽300沿第一方向的宽度尺寸的影响，而且，通过采用干法刻蚀工艺，有利于提高刻蚀工艺的可控性。
本实施例中，刻蚀所述初始栅极结构200和层间介质层120的过程中，还刻蚀所述隔离区100b的侧墙250。
通过刻蚀隔离区100b的侧墙250，使得位于相邻栅极结构400之间的隔离槽300与位于层间介质层120中的隔离槽300相连通，以便于后续在隔离槽300中填充阻挡材料层，从而提高后续阻挡材料层在所述隔离槽300中的填充能力。
本实施例中，采用各向异性的干法刻蚀工艺，刻蚀隔离区100b的侧墙250。其中，通过采用干法刻蚀工艺，在刻蚀的过程中，通过更换刻蚀气体，并调节相应的刻蚀参数，即可在同一刻蚀设备(例如：同一刻蚀腔室)中分别对不同膜层进行刻蚀，刻蚀工艺的复杂度较低。
需要说明的是，在其他实施例中，为了简化工艺步骤，也可以不对侧墙进行刻蚀。相应的，在所述第二方向上，相邻栅极结构之间的隔离槽与所述层间介质层中的隔离槽，通过所述侧墙实现隔离。
本实施例中，刻蚀所述高k栅介质层210后，所述形成方法还包括：去除所述掩膜层310，从而为后续阻断层的形成做准备。
结合参考图10和图11，图10是俯视图，图11包括图11中(a)和图11中(b)，图11中(a)是图10沿B1B2割线的剖面图，图11中(b)是图10沿C1C2割线的剖面图，在所述隔离槽300中形成阻断层500。
其中，图10仅示意出了鳍部110、高k栅介质层210、栅极结构400、层间介质层120和阻断层500。
在所述第一方向上(如图10中Y方向所示)，所述阻断层500用于隔离相邻栅极结构400、以及相邻器件单元区100a的源漏掺杂区260，即用于隔离相邻器件单元区100a中的晶体管。此外，所述阻断层500还用于作为后续刻蚀所述层间介质层120的刻蚀掩膜。
因此，所述阻断层的材料选取为：后续刻蚀所述器件单元区100a中栅极结构400两侧的层间介质层120的步骤中，所述层间介质层120和所述阻断层500的刻蚀选择比大于10:1，从而使得所述阻断层500能够起到刻蚀掩膜的作用。而且，后续保留阻断层500，因此，所述阻断层500的材料为绝缘材料。
本实施例中，所述阻断层500的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼、碳氮化硼、氧化铝和氮化铝中的一种或多种。作为一种示例，所述阻断层500的材料为氧化硅。
具体地，在所述隔离槽300中形成阻断层500的步骤包括：在所述隔离槽300中形成阻断材料层，所述阻断材料层还覆盖所述层间介质层120顶部；以所述层间介质层120顶部作为停止位置，对所述阻断材料层进行平坦化处理，保留所述隔离槽300中的剩余阻断材料层作为阻断层500。
本实施例中，采用原子层沉积工艺化学气相沉积工艺，在所述隔离槽300中形成阻断材料层。所述隔离槽300的形状为长条形，原子层沉积工艺的孔隙填充性较好，通过采用化学气相沉积原子层沉积工艺，有利于提高阻断材料层在所述隔离槽300中的形成质量。在其他实施例中，也可以采用化学气相沉积工艺，在所述隔离槽中形成阻断材料层。
本实施例中，采用化学机械研磨工艺，对所述阻断材料层进行平坦化处理。
参考图12，图12包括图12中(a)和图12中(b)，图12中(a)是沿栅极结构延伸方向且在源漏掺杂区顶部位置处的剖面图，图12中(b)是沿与栅极结构延伸方向相垂直的方向上且在栅极结构顶部位置处的剖面图，以阻断层500为掩膜，刻蚀器件单元区100a中栅极结构400两侧的层间介质层120，形成沿所述第一方向(如图10中Y方向所示)延伸且露出源漏掺杂区260的源漏接触孔600。
所述源漏接触孔600用于为后续形成源漏接触插塞提供空间位置。本实施例中，所述源漏接触孔600沿所述第一方向延伸，并露出相对应的器件单元区100a中的各个源漏掺杂区260，从而使得源漏接触插塞与所述器件单元区100a中的各个源漏掺杂区260实现电连接。
本实施例中，形成所述源漏接触孔600时，以前述形成的所述阻断层500作为刻蚀掩膜，因此，无需采用额外的光罩定义所述源漏接触孔600的位置，从而能够节省光罩，进而能够降低工艺成本。
本实施例中，在所述第二方向(如图10中X方向所示)上，当源漏接触插塞的断开位置和栅极结构400的断开位置相同时，能够直接采用所述阻断层500定义源漏接触孔600的位置，从而将初始栅极结构200的切断工艺以及部分源漏接触孔的形成工艺整合至同一张光罩中，以起到节省光罩的效果。
在其他实施例中，在所述第二方向上，当源漏接触插塞的断开位置和栅极结构的断开位置不相同时，则相应采用特定的光罩，以定义其他隔离区中源漏接触孔的位置。
结合参考图13和图14，图13是俯视图，图14包括图14中(a)和图14中(b)，图14中(a)是图13沿D1D2割线的剖面图，图14中(b)是图13沿A1A2割线的剖面图，在所述源漏接触孔600(如图12所示)中形成源漏接触插塞700。
其中，图13仅示意出了鳍部110、高k栅介质层210、栅极结构400、层间介质层120和源漏接触插塞700。
源漏接触插塞700与源漏掺杂区260相接触，从而实现与源漏掺杂区260的电连接，进而实现源漏掺杂区260与外部电路或其他互连结构之间的电连接。
具体地，在所述源漏接触孔600中形成源漏接触插塞700的步骤包括：在所述源漏接触孔600中填充导电材料，所述导电材料还覆盖所述层间介质层120顶部；以所述层间介质层120顶部作为停止位置，对所述导电材料进行平坦化处理，保留所述源漏接触孔600中的剩余导电材料作为源漏接触插塞700。
本实施例中，在所述源漏接触孔600中填充导电材料的工艺包括电化学镀工艺、物理气相沉积工艺和化学气相沉积工艺中的一种或几种。本实施例中，采用平坦化工艺(例如：化学机械研磨工艺)，对所述导电材料进行平坦化处理。
本实施例中，所述源漏接触插塞700的材料为铜。铜的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低所述源漏接触插塞700的电阻，相应降低了功耗。在其他实施例中，所述源漏接触插塞的材料还可以为钨或钴等导电材料。
相应的，本发明还提供一种半导体结构。继续参考图13和图14，示出了本发明半导体结构一实施例的结构示意图。
图13是俯视图，图14包括图14中(a)和图14中(b)，图14中(a)是图13沿D1D2割线的剖面图，图14中(b)是图13沿A1A2割线的剖面图。其中，图13仅示意出了鳍部110、高k栅介质层210、栅极结构400、层间介质层120和源漏接触插塞700。
所述半导体结构包括：基底(未标示)，沿第一方向(如图13中Y方向所示)，所述基底包括多个器件单元区100a以及位于相邻所述器件单元区100a之间的隔离区100b；栅极结构400，位于所述器件单元区100a的所述基底上，所述栅极结构400沿所述第一方向延伸；源漏掺杂区260，位于所述栅极结构400两侧的基底内；层间介质层120，位于所述栅极结构400侧部的基底上，所述层间介质层120覆盖所述栅极结构400的侧壁；阻断层500，位于所述隔离区100b中且沿第二方向(如图13中X方向所示)延伸，在所述第一方向上，所述阻断层500位于相邻所述栅极结构400之间，并贯穿相邻所述器件单元区100a中的源漏掺杂区260之间所述层间介质层120，所述第二方向垂直于所述第一方向；源漏接触孔600(如图12所示)，位于所述器件单元区100a中栅极结构400两侧的层间介质层120中，所述源漏接触孔600沿所述第一方向延伸且露出所述源漏掺杂区260，其中，所述阻断层500作为形成所述源漏接触孔600的刻蚀掩膜；源漏接触插塞700，位于所述源漏接触孔600中。
在半导体结构的形成过程中，栅极结构400通过对初始栅极结构进行切断的方式形成，而且，阻断层500形成于阻断槽中。具体地，在形成过程中，先形成隔离槽，所述隔离槽在第一方向上将初始栅极结构分割为多个栅极结构400，随后在隔离槽中形成阻断层500。因此，本实施例利用对初始栅极结构的切断工艺，使得在第一方向上，相邻器件单元区100a之间的源漏掺杂区260通过阻断层500相隔离，相应的，在形成源漏接触孔600时，能够以阻断层500为掩膜刻蚀栅极结构400两侧的层间介质层120。
综上，在第二方向上，当源漏接触插塞700的断开位置和栅极结构400的断开位置相同时，通过使阻断层500还贯穿相邻所述器件单元区100a中的源漏掺杂区260之间的层间介质层120，能够利用同一张光罩，实现相邻器件单元区100a的栅极结构400之间的隔离、以及源漏接触插塞700之间的隔离，从而能够节省光罩，进而能够降低形成所述半导体结构的工艺成本。
本实施例中，所述基底包括衬底100以及凸出于衬底100的鳍部110。在其他实施例中，所述基底相应为平面型衬底。
本实施例中，所述衬底100为硅衬底。在另一些实施例中，所述衬底还可以为其他材料类型的衬底。例如，所述衬底的材料可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，鳍部110的材料与衬底100的材料相同。
本实施例中，基底包括多个器件单元区100a以及位于相邻器件单元区100a之间的隔离区100b。器件单元区100a用于形成晶体管，也就是说，沿栅极结构400的延伸方向，位于同一器件单元区100a上的晶体管共用同一栅极结构400。所述隔离区100b作为切断区，用于定义栅极结构400的断开位置，从而获得多个分立的栅极结构400，所述隔离区100b还用于形成阻断层500，所述阻断层500用于在第一方向上隔离相邻所述器件单元区100a。
本实施例中，所述半导体结构还包括：隔离层101，位于所述鳍部110露出的衬底100上，所述隔离层101覆盖鳍部110的部分侧壁。所述隔离层101用于作为浅沟槽隔离结构，所述隔离层101用于隔离相邻晶体管。所述隔离层101的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层101的材料为氮化硅。
在晶体管工作时，所述栅极结构400用于控制沟道的开启或关断。本实施例中，栅极结构400沿第一方向延伸。其中，平行于基底表面且与第一方向相垂直的方向为第二方向。图13中仅示意出了两个栅极结构400。
本实施例中，栅极结构400位于隔离层101上，栅极结构400横跨鳍部110，且覆盖鳍部110的部分顶部和部分侧壁。
本实施例中，栅极结构400为金属栅极结构。具体地，所述栅极结构400为薄膜堆叠(film stack)结构，栅极结构400包括功函数层(图未示)、以及位于功函数层上的栅电极层(图未示)。
当所形成晶体管为PMOS晶体管时，所述功函数层的材料为P型功函数材料，所述功函数层的材料包括TiN、TaN、TaSiN、TaAlN和TiAlN中的一种或几种。当所形成晶体管为NMOS晶体管时，所述功函数层为N型功函数层，所述功函数层的材料包括TiAl、Mo、MoN、AlN和TiAlC中的一种或几种。
本实施例中，所述栅电极层的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。
本实施例中，栅极结构400的侧壁上还形成有侧墙250。侧墙250用于定义源漏掺杂区260的形成区域，还用于保护栅极结构400的侧壁。侧墙250可以为单层结构或叠层结构，侧墙250的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。作为一种示例，侧墙250为单层结构，侧墙250的材料为氮化硅。
本实施例中，半导体结构还包括：高k栅介质层210，位于栅极结构400的侧壁和层间介质层120之间、以及栅极结构400的底部和基底之间。具体地，高k栅介质层210位于栅极结构400的侧壁和侧墙250之间、以及栅极结构400的底部和基底之间。
高k栅介质层210用于实现金属栅极结构和基底之间的电隔离。高k栅介质层210的材料为高k介质材料。具体地，高k栅介质层的材料可以选自HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。作为一种示例，所述高k栅介质层210的材料为HfO2。
源漏掺杂区260用于作为晶体管的源区或漏区。因此，源漏掺杂区260位于器件单元区100a的栅极结构400两侧的基底中。本实施例中，源漏掺杂区260位于栅极结构400两侧的鳍部110中。
当所述半导体结构为NMOS晶体管时，源漏掺杂区260包括掺杂有N型离子的应力层，所述应力层的材料为Si或SiC，所述N型离子为P离子、As离子或Sb离子。当所述半导体结构为PMOS晶体管时，所述源漏掺杂区260包括掺杂有P型离子的应力层，所述应力层的材料为Si或SiGe，所述P型离子为B离子、Ga离子或In离子。
层间介质层120用于隔离相邻器件。所述层间介质层120的材料为绝缘材料。本实施例中，层间介质层120的材料为低k介质材料或超低k介质材料。作为一种示例，层间介质层120的材料为SiOCH。
本实施例中，层间介质层120的顶部和栅极结构400的顶部相齐平。
在第一方向上，阻断层500用于隔离相邻栅极结构400、以及相邻器件单元区100a的源漏掺杂区260，即用于隔离相邻器件单元区100a中的晶体管。此外，阻断层500还用于在形成源漏接触孔600的过程中，作为刻蚀层间介质层120的刻蚀掩膜。
本实施例中，阻断层500的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼、碳氮化硼、氧化铝和氮化铝中的一种或多种。作为一种示例，阻断层500的材料为氧化硅。
需要说明的是，在第一方向上，阻断层500的宽度(未标示)不宜过小，也不宜过小。在半导体结构的形成过程中，阻断层500形成于阻断槽中，如果阻断层500的宽度过小，隔离槽的宽度相应过小，则容易导致隔离槽的深宽比过大，从而增大阻断层500的材料在隔离槽中的填充难度，相应降低阻断层500的形成质量以及性能，而且，在形成源漏接触孔600的过程中，阻断层500的宽度不足以使阻断层500起到刻蚀掩膜的作用，从而增加相邻源漏接触孔600发生连通的概率；如果阻断层500的宽度过大，则在第一方向上，隔离槽容易暴露出器件单元区100a中的源漏掺杂区260。为此，本实施例中，在第一方向上，阻断层500的宽度为10纳米至30纳米。例如，阻断层500的宽度为15纳米、20纳米或25纳米。
本实施例中，阻断层500为一体结构，在第一方向上，阻断层500位于相邻所述栅极结构400之间，并沿第二方向延伸至栅极结构400两侧的层间介质层120中。在半导体结构的形成过程中，阻断层500形成于阻断槽中，相应的，位于相邻栅极结构400之间的隔离槽与位于层间介质层120中的隔离槽相连通，以便于在隔离槽中填充所述阻断层500的材料，从而提高阻断层500的材料在隔离槽中的填充能力。
在另一些实施例中，位于相邻栅极结构之间的阻断层与位于层间介质层中的阻断层还可以通过侧墙相隔离，即侧墙还覆盖位于相邻栅极结构之间的阻断层的侧壁。相应的，高k栅介质层还可以覆盖位于相邻栅极结构之间的阻断层的侧壁。在其他实施例中，高k栅介质层还可以覆盖位于相邻栅极结构之间的阻断层的底面。
源漏接触孔600用于为源漏接触插塞700的形成提供空间位置。本实施例中，源漏接触孔600沿第一方向延伸，并露出相对应的器件单元区100a中的各个源漏掺杂区260，从而使得源漏接触插塞与所述器件单元区100a中的各个源漏掺杂区260实现电连接。
本实施例中，阻断层500作为形成源漏接触孔600的刻蚀掩膜，因此，当源漏接触插塞700的断开位置和栅极结构400的断开位置相同时，将初始栅极结构的切断工艺以及部分源漏接触孔600的形成工艺整合至同一张光罩中，从而能够节省光罩，进而能够降低工艺成本。
源漏接触插塞700与源漏掺杂区260相接触，从而实现所述源漏掺杂区260与外部电路或其他互连结构之间的电连接。
本实施例中，所述源漏接触插塞700的材料为铜。铜的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低所述源漏接触插塞700的电阻，相应降低了功耗。在其他实施例中，所述源漏接触插塞的材料还可以为钨或钴等导电材料。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有沿第一方向延伸的初始栅极结构，所述初始栅极结构两侧的基底内形成有源漏掺杂区，所述初始栅极结构侧部的基底上形成有层间介质层，所述层间介质层覆盖所述初始栅极结构的侧壁，沿所述第一方向，所述基底包括多个器件单元区以及位于相邻所述器件单元区之间的隔离区；
在所述隔离区中，刻蚀所述初始栅极结构、以及所述初始栅极结构两侧的层间介质层，形成沿第二方向延伸的隔离槽，所述隔离槽在所述第一方向上将所述初始栅极结构分割为多个栅极结构，所述第二方向垂直于所述第一方向；
在所述隔离槽中形成阻断层；
以所述阻断层为掩膜，刻蚀所述器件单元区中栅极结构两侧的层间介质层，形成沿所述第一方向延伸且露出所述源漏掺杂区的源漏接触孔；
在所述源漏接触孔中形成源漏接触插塞。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述初始栅极结构为初始金属栅极结构，所述栅极结构为金属栅极结构。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，在形成所述初始栅极结构之前，所述基底上形成有所述层间介质层，所述层间介质层中形成有沿第一方向延伸的栅极开口，所述栅极开口两侧的基底中形成有所述源漏掺杂区；
形成所述初始栅极结构的步骤包括：在所述栅极开口中形成初始栅极结构。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述初始栅极结构的侧壁和层间介质层之间、以及所述初始栅极结构的底部和基底之间还形成有高k栅介质层；
刻蚀所述隔离区的初始栅极结构和层间介质层的步骤中，以所述高k栅介质层作为刻蚀停止位置，刻蚀所述初始栅极结构；
形成所述隔离槽后，所述形成方法还包括：刻蚀所述隔离槽底部的所述高k栅介质层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，在刻蚀所述隔离槽底部的所述高k栅介质层的过程中，还刻蚀所述隔离槽侧壁的所述高k栅介质层。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，采用各向异性的干法刻蚀工艺，刻蚀所述高k栅介质层。
7.如权利要求1或5所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述初始栅极结构的侧壁上还形成有侧墙；
在所述隔离区中，刻蚀所述初始栅极结构、以及所述初始栅极结构两侧的层间介质层的过程中，还刻蚀所述隔离区的侧墙。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述隔离槽的步骤中，在所述第一方向上，所述隔离槽的宽度为10纳米至30纳米。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述隔离区中，刻蚀所述初始栅极结构、以及所述初始栅极结构两侧的层间介质层之前，所述形成方法还包括：在所述初始栅极结构和层间介质层上形成掩膜层，在所述隔离区的位置处，所述掩膜层内具有沿所述第二方向延伸的掩膜开口，所述掩膜开口露出所述初始栅极结构和层间介质层；
刻蚀所述初始栅极结构、以及所述初始栅极结构两侧的层间介质层的步骤中，以所述掩膜层作为刻蚀掩膜；
形成所述隔离槽后，所述形成方法还包括：去除所述掩膜层。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，采用各向异性的干法刻蚀工艺，在所述隔离区中，刻蚀所述初始栅极结构、以及所述初始栅极结构两侧的层间介质层。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述隔离槽的过程中，在刻蚀所述初始栅极结构之后，刻蚀所述层间介质层。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述隔离槽中形成阻断层的步骤包括：在所述隔离槽中形成阻断材料层，所述阻断材料层还覆盖所述层间介质层顶部；
以所述层间介质层顶部作为停止位置，对所述阻断材料层进行平坦化处理，保留所述隔离槽中的剩余阻断材料层作为阻断层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺或化学气相沉积工艺，在所述隔离槽中形成阻断材料层。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述隔离区中，刻蚀所述初始栅极结构两侧的层间介质层的步骤中，所述层间介质层和所述阻断层的刻蚀选择比大于10:1。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述阻断层的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼、碳氮化硼、氧化铝和氮化铝中的一种或多种。
16.一种半导体结构，其特征在于，包括：
基底，沿第一方向，所述基底包括多个器件单元区以及位于相邻所述器件单元区之间的隔离区；
栅极结构，位于所述器件单元区的所述基底上，所述栅极结构沿所述第一方向延伸；
源漏掺杂区，位于所述栅极结构两侧的基底内；
层间介质层，位于所述栅极结构侧部的基底上，所述层间介质层覆盖所述栅极结构的侧壁；
阻断层，位于所述隔离区中且沿第二方向延伸，在所述第一方向上，所述阻断层位于相邻所述栅极结构之间，并贯穿相邻所述器件单元区中的源漏掺杂区之间所述层间介质层，所述第二方向垂直于所述第一方向；
源漏接触孔，位于所述器件单元区中栅极结构两侧的层间介质层中，所述源漏接触孔沿所述第一方向延伸且露出所述源漏掺杂区，其中，所述阻断层作为形成所述源漏接触孔的刻蚀掩膜；
源漏接触插塞，位于所述源漏接触孔中。
17.如权利要求16所述的半导体结构，其特征在于，所述栅极结构为金属栅极结构。
18.如权利要求16所述的半导体结构，其特征在于，所述阻断层为一体结构，在所述第一方向上，所述阻断层位于相邻所述栅极结构之间，并沿所述第二方向延伸至所述栅极结构两侧的层间介质层中。
19.如权利要求16所述的半导体结构，其特征在于，在所述第一方向上，所述阻断层的宽度为10纳米至30纳米。
20.如权利要求16所述的半导体结构，其特征在于，所述阻断层的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼、碳氮化硼、氧化铝和氮化铝中的一种或多种。
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