CN115117057A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN115117057A
CN115117057A CN202110287710.7A CN202110287710A CN115117057A CN 115117057 A CN115117057 A CN 115117057A CN 202110287710 A CN202110287710 A CN 202110287710A CN 115117057 A CN115117057 A CN 115117057A
Authority
CN
China
Prior art keywords
work function
layer
function layer
forming
filling
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110287710.7A
Other languages
English (en)
Inventor
田震
董耀旗
黄达
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN202110287710.7A priority Critical patent/CN115117057A/zh
Publication of CN115117057A publication Critical patent/CN115117057A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体结构的形成方法，包括：提供基底，包括衬底以及凸立于衬底的鳍部，沿鳍部的延伸方向上，鳍部包括沟道区，沟道区用于形成叠层功函数层；在沟道区形成保形覆盖鳍部的顶部和侧壁的栅介质层；在沟道区形成保形覆盖栅介质层的第一功函数层；在相邻鳍部之间的第一功函数层上形成填充层，填充层至少露出鳍部顶部的第一功函数层，填充层的材料费米能级相较于叠层功函数层的材料费米能级更接近于鳍部的费米能级；形成覆盖第一功函数层和填充层的第二功函数层，第二功函数层和第一功函数层用于构成叠层功函数层。第二功函数层位于第一功函数层和填充层顶部，降低了第二功函数层中产生空洞缺陷的概率，提高器件阈值电压的均一性。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体结构的几何尺寸遵循摩尔定律不断缩小。当半导体结构尺寸减小到一定程度时，各种因为半导体结构的物理极限所带来的二级效应相继出现，半导体结构的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决半导体结构漏电流大的问题。半导体结构的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。
当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k栅介质材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅极的引入，减小了半导体结构的漏电流。所述高k金属栅极包括功函数层，在制备过程中容易引起影响性能的问题，因此尽管高k金属栅极的引入能够在一定程度上改善半导体结构的电学性能，但是现有技术形成功函数层的方法仍有待提高。
发明内容
本发明实施例解决的问题是提供一种半导体结构的形成方法，提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，包括衬底以及凸立于所述衬底的鳍部，沿所述鳍部的延伸方向上，所述鳍部包括沟道区，所述沟道区用于形成叠层功函数层；栅介质层，保形覆盖所述沟道区的鳍部的顶部和侧壁；第一功函数层，保形覆盖所述栅介质层；填充层，位于相邻所述鳍部之间的第一功函数层上，所述填充层至少露出所述鳍部顶部的第一功函数层，所述填充层的材料费米能级相较于所述叠层功函数层的材料费米能级更接近于所述鳍部的费米能级；第二功函数层，覆盖所述第一功函数层和填充层，所述第二功函数层和第一功函数层用于构成叠层功函数层。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，包括衬底以及凸立于所述衬底的鳍部，沿所述鳍部的延伸方向上，所述鳍部包括沟道区，所述沟道区用于形成叠层功函数层；在所述沟道区形成保形覆盖所述鳍部的顶部和侧壁的栅介质层；在所述沟道区形成保形覆盖所述栅介质层的第一功函数层；在相邻所述鳍部之间的第一功函数层上形成填充层，所述填充层至少露出所述鳍部顶部的第一功函数层，所述填充层的材料费米能级相较于所述叠层功函数层的材料费米能级更接近于所述鳍部的费米能级；形成覆盖所述第一功函数层和填充层的第二功函数层，所述第二功函数层和第一功函数层用于构成叠层功函数层。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供一种半导体结构，鳍部的沟道区用于形成叠层功函数层，第一功函数层保形覆盖所述沟道区的栅介质层，填充层位于相邻所述鳍部之间的第一功函数层上，所述填充层至少露出所述鳍部顶部的第一功函数层，所述填充层的材料费米能级相较于所述功函数层的材料费米能级更接近于所述鳍部的费米能级，第二功函数层覆盖所述第一功函数层和填充层，所述第二功函数层和第一功函数层用于构成叠层功函数层；由于沟道区用于形成叠层功函数层(即包括多层功函数层)，则在相邻鳍部之间，随着形成的功函数层的层数增加，使得用于形成每层功函数层的空间逐渐减小，相邻所述鳍部之间的叠层功函数层容易产生空洞缺陷(void defect)，则与第二功函数层位于相邻鳍部之间的方案相比，本发明实施例中，填充层位于第一功函数层上，占据相邻鳍部之间的空间，所述第二功函数层位于所述第一功函数层和填充层顶部，这减小了相邻鳍部之间的第二功函数层底部至所述鳍部顶部的距离，因此，降低了所述第二功函数层中产生空洞缺陷的概率，从而改善了所述第二功函数层中空洞缺陷的不均一性问题，相应提高了所述第二功函数层的性能均一性，进而有利于提高器件阈值电压的均一性，又由于所述填充层的材料费米能级相较于叠层功函数层的材料费米能级更接近于鳍部的费米能级，则所述填充层对叠层功函数层的功函数的影响较小，因此，所述填充层的存在，对器件阈值电压的影响较小，综上，提高了所述半导体结构的性能。
本发明实施例提供的形成方法中，鳍部的沟道区用于形成叠层功函数层，在所述沟道区形成保形覆盖所述栅介质层的第一功函数层之后，在相邻所述鳍部之间的第一功函数层上形成填充层，所述填充层至少露出所述鳍部顶部的第一功函数层，所述填充层的材料费米能级相较于所述功函数层的材料费米能级更接近于所述鳍部的费米能级，形成覆盖所述第一功函数层和填充层的第二功函数层，所述第二功函数层和第一功函数层用于构成叠层功函数层；由于沟道区用于形成叠层功函数层(即包括多层功函数层)，则在相邻鳍部之间，随着形成的功函数层的层数增加，使得用于形成每层功函数层的空间逐渐减小，相邻所述鳍部之间的叠层功函数层容易产生空洞缺陷(void defect)，则与第二功函数层形成于相邻鳍部之间的方案相比，本发明实施例中，形成第一功函数层之后，采用填充层占据相邻鳍部之间的空间，所述第二功函数层形成于所述第一功函数层和填充层顶部，这减小了相邻鳍部之间的第二功函数层底部至所述鳍部顶部的距离，因此，降低了所述第二功函数层中产生空洞缺陷的概率，从而改善了所述第二功函数层中空洞缺陷的不均一性问题，相应提高了所述第二功函数层的性能均一性，进而有利于提高器件阈值电压的均一性，又由于所述填充层的材料费米能级相较于叠层功函数层的材料费米能级更接近于鳍部的费米能级，则所述填充层对叠层功函数层的功函数的影响较小，因此，所述填充层的存在，对器件阈值电压的影响较小，综上，提高了所述半导体结构的性能。
附图说明
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
图5和图6是本发明半导体结构一实施例的结构示意图；
图7至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前半导体结构的工作性能有待提高。现结合一种半导体结构的形成方法分析其工作性能有待提高的原因。
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底(未标示)，包括衬底10以及凸立于所述衬底10的鳍部13，所述基底包括NMOS区10N(如图1(a)所示)和PMOS区10P(如图1(b)所示)，所述PMOS区10P的所述鳍部13用于形成叠层功函数层。
参考图2，形成保形覆盖所述鳍部13的部分顶部和部分侧壁的第一功函数层31。
参考图3，去除位于所述NMOS区10N中的第一功函数层31。
参考图4，去除位于所述NMOS区10N中的第一功函数层31后，形成保形覆盖所述NMOS区10N的鳍部13、以及所述第一功函数层31的第二功函数层32，其中，所述第二功函数层32用于形成NMOS区10N的功函数层，所述第一功函数层31和第二功函数层32用于形成PMOS区10P的叠层功函数层。
由于在所述PMOS区10P中形成叠层功函数层，则在相邻鳍部13之间，随着形成的功函数层的层数增加，使得用于形成每层功函数层的空间逐渐减小，相邻所述鳍部13之间的叠层功函数层容易产生空洞缺陷(void defect)，也就是说，形成第一功函数层31之后，相邻鳍部13之间的剩余空间较小，则在形成所述第二功函数层32时，位于相邻鳍部13之间的所述第二功函数层32容易产生空洞缺陷(如图4(b)中虚线圈所示)，同时，空洞缺陷的形貌是随机生成的，无法精确控制空洞缺陷的位置和尺寸，因此容易造成空洞缺陷的不均一性问题，从而导致器件阈值电压(即PMOS器件的阈值电压)的较大波动问题，影响半导体结构的性能。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括衬底以及凸立于所述衬底的鳍部，沿所述鳍部的延伸方向上，所述鳍部包括沟道区，所述沟道区用于形成叠层功函数层；在所述沟道区形成保形覆盖所述鳍部的顶部和侧壁的栅介质层；在所述沟道区形成保形覆盖所述栅介质层的第一功函数层；在相邻所述鳍部之间的第一功函数层上形成填充层，所述填充层至少露出所述鳍部顶部的第一功函数层，所述填充层的材料费米能级相较于所述叠层功函数层的材料费米能级更接近于所述鳍部的费米能级；形成覆盖所述第一功函数层和填充层的第二功函数层，所述第二功函数层和第一功函数层用于构成叠层功函数层。
本发明实施例提供的形成方法中，鳍部的沟道区用于形成叠层功函数层，在所述沟道区形成保形覆盖所述栅介质层的第一功函数层之后，在相邻所述鳍部之间的第一功函数层上形成填充层，所述填充层至少露出所述鳍部顶部的第一功函数层，所述填充层的材料费米能级相较于所述功函数层的材料费米能级更接近于所述鳍部的费米能级，形成覆盖所述第一功函数层和填充层的第二功函数层，所述第二功函数层和第一功函数层用于构成叠层功函数层；由于沟道区用于形成叠层功函数层(即包括多层功函数层)，则在相邻鳍部之间，随着形成的功函数层的层数增加，使得用于形成每层功函数层的空间逐渐减小，相邻所述鳍部之间的叠层功函数层容易产生空洞缺陷(void defect)，则与第二功函数层形成于相邻鳍部之间的方案相比，本发明实施例中，形成第一功函数层之后，采用填充层占据相邻鳍部之间的空间，所述第二功函数层形成于所述第一功函数层和填充层顶部，这减小了相邻鳍部之间的第二功函数层底部至所述鳍部顶部的距离，因此，降低了所述第二功函数层中产生空洞缺陷的概率，从而改善了所述第二功函数层中空洞缺陷的不均一性问题，相应提高了所述第二功函数层的性能均一性，进而有利于提高器件阈值电压的均一性，又由于所述填充层的材料费米能级相较于叠层功函数层的材料费米能级更接近于鳍部的费米能级，则所述填充层对叠层功函数层的功函数的影响较小，因此，所述填充层的存在，对器件阈值电压的影响较小，综上，提高了所述半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5和图6是本发明半导体结构一实施例的结构示意图，其中，图6是鳍部的俯视图。
所述半导体结构包括：基底(未标示)，包括衬底101以及凸立于所述衬底101的鳍部131，沿所述鳍部131的延伸方向上，所述鳍部131包括沟道区131c(如图6所示)，所述沟道区131c用于形成叠层功函数层341；栅介质层201，保形覆盖所述沟道区131c的鳍部131的顶部和侧壁；第一功函数层311，保形覆盖所述栅介质层201；填充层331，位于相邻所述鳍部131之间的第一功函数层311上，所述填充层331至少露出所述鳍部131顶部的第一功函数层311，所述填充层331的材料费米能级相较于所述叠层功函数层341的材料费米能级更接近于所述鳍部131的费米能级；第二功函数层321，覆盖所述第一功函数层311和填充层331，所述第二功函数层321和第一功函数层311用于构成叠层功函数层341。
由于沟道区131c用于形成叠层功函数层341(即包括多层功函数层)，则在相邻鳍部131之间，随着形成的功函数层的层数增加，使得用于形成每层功函数层的空间逐渐减小，相邻所述鳍部131之间的叠层功函数层341容易产生空洞缺陷(void defect)，则与第二功函数层位于相邻鳍部之间的方案相比，本发明实施例中，填充层331位于第一功函数层311上，占据相邻鳍部131之间的空间，所述第二功函数层321位于所述第一功函数层311和填充层331顶部，这减小了相邻鳍部131之间的第二功函数层321底部至所述鳍部131顶部的距离，因此，降低了所述第二功函数层321中产生空洞缺陷的概率，从而改善了所述第二功函数层321中空洞缺陷的不均一性问题，相应提高了所述第二功函数层321的性能均一性，进而有利于提高器件阈值电压的均一性，又由于所述填充层331的材料费米能级相较于叠层功函数层341的材料费米能级更接近于鳍部131的费米能级，则所述填充层331对叠层功函数层341的功函数的影响较小，因此，所述填充层331的存在，对器件阈值电压的影响较小，综上，提高了所述半导体结构的性能。
所述基底为所述半导体结构的形成工艺提供工艺操作基础。其中，所述半导体结构具有三维立体结构。本实施例中，所述半导体结构包括鳍式场效应晶体管(FinFET)或全包围(GAA)晶体管。
所述基底包括NMOS区101N(如图5(a)所示)和PMOS区101P(如图5(b)所示)，分别用于形成NMOS晶体管和PMOS晶体管。
本实施例中，以所述半导体结构为鳍式场效应晶体管为例，所述基底包括衬底101以及凸出于衬底101的鳍部131。
本实施例中，所述衬底101的材料为硅，在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底101的材料可以是适宜于工艺需要或易于集成的材料。
所述鳍部131用于提供鳍式场效应晶体管的沟道。
本实施例中，所述鳍部131与所述衬底101为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底的半导体层，从而达到精确控制所述鳍部高度的目的。
本实施例中，所述鳍部131的材料与所述衬底101的材料相同，所述鳍部131的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种，所述鳍部的材料也可以与所述衬底的材料不同。
本实施例中，沿所述鳍部131的延伸方向上，所述鳍部131包括沟道区131c(如图6所示)。
所述沟道区131c的鳍部131用于作为鳍式场效应晶体管的沟道，所述沟道区131c还用于形成叠层功函数层341。
本实施例中，所述叠层功函数层341位于所述PMOS区101P，所述叠层功函数层341包括多层功函数层，所述功函数层用于调节晶体管的阈值电压，所述叠层功函数层341用于调节PMOS晶体管的阈值电压。
本实施例中，所述半导体结构还包括：隔离层111，位于所述衬底101上，并覆盖所述鳍部131的部分侧壁。
所述隔离层111用于实现不同器件之间的绝缘，例如在CMOS制造工艺中，通常会在NMOS晶体管和PMOS晶体管之间形成隔离层111。
所述隔离层111的材料为绝缘材料。作为一种示例，所述隔离层111的材料为氧化硅。
本实施例中，在所述NMOS区101N中，所述栅介质层201位于所述第二功函数层321和鳍部131之间，在所述PMOS区101P中，所述栅介质层201位于所述第一功函数层311和鳍部131之间。
本实施例中，所述栅介质层201保形覆盖所述沟道区131c的鳍部131的顶部和侧壁、以及所述隔离层111的顶部。
所述栅介质层201的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。本实施例中，所述栅介质层201的材料包括高k介质材料，其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述高k栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
所述第一功函数层311用于调节晶体管的阈值电压。
本实施例中，所述PMOS区101P中的所述沟道区131C用于形成所述叠层功函数层341，因此，所述第一功函数层311位于所述PMOS区101P，用于构成所述PMOS区101P的叠层功函数层341，所述PMOS区101P的叠层功函数层341用于调节所述PMOS晶体管的阈值电压。
本实施例中，所述第一功函数层311的材料为P型功函数材料，用于作为PMOS晶体管的功函数层，从而调节PMOS晶体管的阈值电压。其中，所述P型功函数材料包括TiN、TaN、TaSiN、TaAlN和TiAlN中的一种或多种。作为一种示例，所述第一功函数层311的材料为TiN。
本实施例中，所述填充层331位于所述PMOS区101P，则所述填充层331用于在叠层功函数层341的结构中，填充相邻所述鳍部131之间的第一功函数层311围成的空间，以减小所述第二功函数层321位于相邻鳍部131之间的高度，从而降低所述第二功函数层321发生空洞缺陷的概率。
本实施例中，所述PMOS区101P中的所述沟道区131c用于形成所述叠层功函数层341，因此，所述填充层331至少露出所述鳍部131顶部的第一功函数层311，使得第一功函数层311和第二功函数层321相接触，有利于叠层功函数层341对晶体管的阈值电压的控制。
本实施例中，所述填充层331的顶部低于或齐平于所述第一功函数层311的顶部，从而确保能够露出所述鳍部131顶部的第一功函数层311，进而使得第二功函数层321能够与第一功函数层311相接触。
需要说明的是，所述填充层331的顶部不能过高。如果所述填充层331的顶部过高，则所述填充层331填充了过多空间，从而取代了过多的第二功函数层321，容易过度减弱所述第二功函数层321对晶体管的阈值电压的控制能力，从而影响半导体结构的性能。因此，本实施例中，所述填充层331的顶部低于或齐平于所述第一功函数层311的顶部。
本实施例中，所述填充层331的材料费米能级相较于所述叠层功函数层341的材料费米能级更接近于所述鳍部131的费米能级，则所述填充层331对叠层功函数层341的功函数影响较小，因此，如果形成所述填充层331的过程中，即使填充层331中产生空洞缺陷，填充层331的存在对器件阈值电压的影响也较小，从而提高半导体结构的性能。
本实施例中，所述填充层331的材料为导电材料。
所述导电材料在第一功函数层311和第二功函数层321之间不易增加额外电阻，有利于保障所述叠层功函数层341的导电性能。
本实施例中，所述填充层331的材料包括钨。
本实施例中，所述鳍部131选用的材料为硅，所述钨的费米能级与硅的费米能级接近，且所述钨的导电性能较好，因此，所述钨的材料既能满足对叠层功函数层341的功函数影响较小，且不易增加额外的电阻。
所述第二功函数层321用于调节晶体管的阈值电压。
本实施例中，所述第二功函数层321覆盖所述PMOS区101P的第一功函数层311和填充层331，用于构成PMOS区101P的叠层功函数层341，PMOS区101P的叠层功函数层341用于调节PMOS晶体管的阈值电压。
本实施例中，所述第二功函数层321还位于所述NMOS区101N中，用于作为NMOS区101N的功函数层，所述NMOS区101N中的第二功函数层321用于调节NMOS晶体管的阈值电压。
本实施例中，所述第二功函数层321覆盖所述PMOS区101P的第一功函数层311和填充层331，则所述第二功函数层321和第一功函数层311一同用于构成叠层功函数层341。
本实施例中，所述第二功函数层321覆盖所述沟道区131c的鳍部131的顶部和侧壁，则所述第二功函数层321用于构成NMOS区101N的功函数层。
具体地，在所述NMOS区101N中，所述第二功函数层321覆盖所述栅介质层201。
作为一种示例，在所述NMOS区101N中，所述第二功函数层321填充于所述沟道区131c的相邻鳍部131之间，并覆盖所述栅介质层201。
本实施例中，所述第二功函数层的材料为N型功函数材料，用于作为NMOS晶体管的功函数层，所述N型功函数材料包括TiAl、Mo、MoN、AlN和TiAlC中的一种或多种。作为一种示例，所述第二功函数层321的材料为TiAl。
本实施例中，所述半导体结构还包括：金属栅电极层501，覆盖所述第二功函数层321。
所述金属栅电极层501用于与功函数层构成金属栅极结构。
具体地，在所述PMOS区101P中，所述金属栅电极层501与第一功函数层311和第二功函数层321构成PMOS晶体管的金属栅极结构，在NMOS区101N中，所述金属栅电极层501与第二功函数层321构成NMOS晶体管的金属栅极结构。
所述金属栅电极层501用于将金属栅极结构的电性引出。本实施例中，所述金属栅电极层501的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。
图7至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
结合参考图7和图8，图8是图7中任一鳍部的俯视图，提供基底(未标示)，包括衬底100以及凸立于所述衬底100的鳍部130，沿所述鳍部130的延伸方向上，所述鳍部130包括沟道区130c(如图8所示)，所述沟道区130c用于形成叠层功函数层。
所述基底为半导体结构的形成工艺提供工艺操作基础。其中，所述半导体结构具有三维立体结构。本实施例中，所述半导体结构包括鳍式场效应晶体管(FinFET)或全包围(GAA)晶体管。
所述基底包括NMOS区100N(如图7(a)所示)和PMOS区100P(如图7(b)所示)，分别用于形成NMOS晶体管和PMOS晶体管。
本实施例中，以所述半导体结构为鳍式场效应晶体管为例，所述基底包括衬底100以及凸出于衬底100的鳍部130。
本实施例中，所述衬底100的材料为硅，在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底101的材料可以是适宜于工艺需要或易于集成的材料。
所述鳍部130用于提供鳍式场效应晶体管的沟道。
本实施例中，所述鳍部130与所述衬底100为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底的半导体层，从而达到精确控制所述鳍部高度的目的。
本实施例中，所述鳍部130的材料与所述衬底100的材料相同，所述鳍部130的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种，所述鳍部的材料也可以与所述衬底的材料不同。
本实施例中，沿所述鳍部130的延伸方向上，所述鳍部130包括沟道区130c(如图8所示)。
所述沟道区130c的鳍部130用于作为鳍式场效应晶体管的沟道，所述沟道区130c还用于形成叠层功函数层。
本实施例中，所述PMOS区100P中的所述沟道区130c用于形成所述叠层功函数层，所述叠层功函数层包括多层功函数层，所述功函数层用于调节晶体管的阈值电压，所述叠层功函数层用于调节PMOS晶体管的阈值电压。
本实施例中，所述提供基底的步骤中，所述基底上还形成有隔离层110，位于所述衬底100上，并覆盖所述鳍部130的部分侧壁。
所述隔离层110用于实现不同器件之间的绝缘，例如在CMOS制造工艺中，通常会在NMOS晶体管和PMOS晶体管之间形成隔离层110。
所述隔离层110的材料为绝缘材料。作为一种示例，所述隔离层110的材料为氧化硅。
本实施例中，所述提高基底的步骤中，在所述衬底110上形成层间介质层120，所述层间介质层120中形成有栅极开口140，所述栅极开口140横跨所述鳍部130，且露出所述鳍部130的沟道区130c的顶部和侧壁。
所述层间介质层120用于实现相邻器件之间的隔离作用。
所述栅极开口140用于为后续形成金属栅极结构提供空间位置。
所述层间介质层120的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
所述栅极开口140用于为后续形成器件栅极结构提供空间位置，所述栅极开口140露出所述鳍部130的沟道区130c的顶部和侧壁，用于为形成所述第一功函数层310做准备。
继续参考图7，在所述沟道区130c保形覆盖所述鳍部130的顶部和侧壁的栅介质层200。
本实施例中，所述栅介质层200保形覆盖所述沟道区130c的鳍部130的顶部和侧壁、以及所述隔离层110的顶部。
具体地，所述栅介质层200形成于栅极开口140中，所述栅介质层200还保形覆盖所述栅极开口140的侧壁。
所述栅介质层200的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。本实施例中，所述栅介质层200的材料包括高k介质材料，其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述高k栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
本实施例中，所述栅介质层200包括栅氧化层(图未示)、以及覆盖栅氧化层的高k栅介质层(图未示)。作为一种示例，所述栅氧化层的材料为氧化硅，所述高k栅介质层的材料为HfO2。
参考图9，在所述沟道区130c形成保形覆盖所述栅介质层200的第一功函数层310。
所述第一功函数层310用于后续构成叠层功函数层。
本实施例中，所述PMOS区100P中的所述沟道区130C用于形成所述叠层功函数层，因此，在所述沟道区130c形成保形覆盖所述鳍部130的顶部和侧壁的第一功函数层310的步骤中，所述第一功函数层310形成于所述PMOS区100P。
所述第一功函数层310形成于所述PMOS区100P，用于后续构成所述PMOS区100P的叠层功函数层。所述第一功函数层310用于调节PMOS晶体管的阈值电压。
本实施例中，所述NMOS区100N和PMOS区100P的栅极开口140均暴露在形成第一功函数层310的环境中，因此，形成所述第一功函数层310的步骤中，所述第一功函数层310还形成在所述NMOS区100N中。
而且，后续在同一步骤中，在所述PMOS区100P和NMOS区100N中形成第一功函数层310，之后在NMOS区100N中还会形成其他膜层，NMOS区100N中的第一功函数层310与后续其他膜层在同一步骤中去除，减少了光罩个数，节约了工艺成本。
本实施例中，采用原子层沉积工艺形成所述第一功函数层310。
采用原子层沉积工艺形成的所述第一功函数层310的厚度均匀性好，且具有良好的台阶覆盖(step coverage)能力，使得所述第一功函数层310能够很好地保形覆盖所述沟道区130c的鳍部130的底部和侧壁。
本实施例中，所述第一功函数层310的材料为P型功函数材料，用于作为PMOS晶体管的功函数层，从而调节PMOS晶体管的阈值电压。其中，所述P型功函数材料包括TiN、TaN、TaSiN、TaAlN和TiAlN中的一种或多种。作为一种示例，所述第一功函数层310的材料为TiN。
本实施例中，形成保形覆盖所述栅介质层200的第一功函数层310的步骤中，所述第一功函数层310保形覆盖所述栅极开口140中的鳍部130以及所述栅极开口140底部。
结合参考图10至图12，在相邻所述鳍部130之间的第一功函数层310上形成填充层330，所述填充层330至少露出所述鳍部130顶部的第一功函数层310，所述填充层330的材料费米能级相较于所述叠层功函数层的材料费米能级更接近于所述鳍部130的费米能级。
需要说明的是，后续还需要在所述第一功函数层310和填充层330上形成第二功函数层。
由于沟道区130c用于形成叠层功函数层(即包括多层功函数层)，则在相邻鳍部130之间，随着形成的功函数层的层数增加，使得用于形成每层功函数层的空间逐渐减小，相邻所述鳍部130之间的叠层功函数层容易产生空洞缺陷(void defect)，则与第二功函数层形成于相邻鳍部130之间的方案相比，本发明实施例中，形成第一功函数层310之后，采用填充层330占据相邻鳍部130之间的空间，所述第二功函数层形成于所述第一功函数层310和填充层330顶部，这减小了相邻鳍部130之间的第二功函数层底部至所述鳍部130顶部的距离，因此，降低了所述第二功函数层中产生空洞缺陷的概率，从而改善了所述第二功函数层中空洞缺陷的不均一性问题，相应提高了所述第二功函数层的性能均一性，进而有利于提高器件阈值电压的均一性，又由于所述填充层330费米能级相较于叠层功函数层的材料费米能级更接近于鳍部130的费米能级，则所述填充层330对叠层功函数层的功函数的影响较小，因此，所述填充层330的存在，对器件阈值电压的影响较小，综上，提高了所述半导体结构的性能。
本实施例中，所述PMOS区100P中的所述沟道区130c用于形成所述叠层功函数层，因此，所述填充层330至少露出所述鳍部130顶部的第一功函数层310，使得第一功函数层310和第二功函数层相接触，有利于叠层功函数层对晶体管的阈值电压的控制。
本实施例中，在相邻所述鳍部130之间的第一功函数层310上形成填充层330的步骤中，所述填充层330形成于所述PMOS区100P，则所述填充层330用于在叠层功函数层的结构中，填充相邻所述鳍部130之间的剩余空间，以减小所述第二功函数层位于相邻鳍部130之间的高度，从而降低所述第二功函数层发生空洞缺陷的概率。
本实施例中，所述NMOS区100N和PMOS区100P的栅极开口140的剩余空间均暴露在形成填充层330的环境中，因此，在所述PMOS区100P和NMOS区100N中，在相邻所述鳍部130之间的第一功函数层310上形成所述填充层330。
而且，后续在同一步骤中，去除所述NMOS区100N中的填充层330与所述第一功函数层310，减少了光罩个数，节约了工艺成本。
本实施例中，形成所述填充层330的工艺包括原子层沉积工艺或流动性化学气相沉积工艺。
所述原子层沉积工艺或流动性化学气相沉积工艺具有较好的沉积效果，形成的所述填充层330均匀性较好，且所述原子层沉积工艺或流动性化学气相沉积工艺具有较好的间隙填充能力，能形成质量较高的填充层330，且能够减少填充层330中的空隙。
本实施例中，所述填充层330的顶部低于或齐平于所述第一功函数层310的顶部，从而确保能够露出所述鳍部130顶部的第一功函数层310，进而使得第二功函数层能够与第一功函数层310相接触。
需要说明的是，所述填充层330的顶部不能过高。如果所述填充层330的顶部过高，则所述填充层330填充了过多空间，从而取代了过多的第二功函数层，容易过度减弱所述第二功函数层对晶体管的阈值电压的控制能力，从而影响半导体结构的性能。因此，本实施例中，所述填充层330的顶部低于或齐平于所述第一功函数层310的顶部。
本实施例中，所述填充层330的材料费米能级相较于所述叠层功函数层的材料费米能级更接近于所述鳍部130的费米能级，则所述填充层330对叠层功函数层的功函数影响较小，因此，如果形成所述填充层330的过程中，即使填充层330中产生空洞缺陷，填充层330的存在对器件阈值电压的影响也较小，从而提高半导体结构的性能。
本实施例中，所述填充层330的材料为导电材料。
所述导电材料在第一功函数层310和第二功函数层之间不易增加额外电阻，有利于保障所述叠层功函数层的导电性能。
本实施例中，所述填充层330的材料包括钨。
本实施例中，所述鳍部130选用的材料为硅，所述钨的费米能级与硅的费米能级接近，且所述钨的导电性能较好，因此，所述钨的材料既能满足对叠层功函数层的功函数影响较小，且不易增加额外的电阻。
具体地，参考图10，形成所述填充层330的步骤包括：在所述第一功函数层310上形成初始填充层300，所述初始填充层300填充相邻所述鳍部130之间的剩余空间，且所述初始填充层300覆盖位于所述鳍部130顶部的第一功函数层310。
所述初始填充层300用于形成填充层330。
本实施例中，形成所述初始填充层300的工艺包括原子层沉积工艺或流动性化学气相沉积工艺。
所述原子层沉积工艺或流动性化学气相沉积工艺具有较好的沉积效果，形成的所述初始填充层300均匀性较好，且所述原子层沉积工艺或流动性化学气相沉积工艺具有较好的间隙填充能力，能形成质量较高的初始填充层300，且能够减少初始填充层300中的空洞缺陷。
本实施例中，在所述第一功函数层310上形成初始填充层300的步骤中，在相邻所述鳍部130之间的剩余空间中，形成保形覆盖所述第一功函数层310的初始填充层300，且位于所述第一功函数层310的相对侧壁上的所述初始填充层300相接触。
因此，在沉积所述初始填充层300的过程中，以所述第一功函数层310的底部和侧壁作为沉积基础，所述初始填充层300先形成在所述第一功函数层310的底部和侧壁上，随着沉积厚度的增加，位于所述第一功函数层310的相对侧壁上的所述初始填充层300相接触，有利于降低所述初始填充层300中产生空洞缺陷的概率。相应的，本实施例中，采用原子层沉积工艺形成所述初始填充层300。
所述初始填充层300的材料包括钨，用于直接形成填充层330。
继续参考图10，平坦化所述初始填充层330。
平坦化所述初始填充层330的步骤，用于为后续定义所述填充层330的高度做准备。
具体地，采用化学机械研磨工艺平坦化所述初始填充层330。
作为一种示例，平坦化所述初始填充层330至露出所述第一功函数310顶部，从而确保能够露出所述鳍部130顶部的第一功函数层310，进而使得第二功函数层能够与第一功函数层310相接触。
参考图11，平坦化所述初始填充层300之后，回刻蚀部分厚度的所述初始填充层300，保留相邻所述鳍部130之间的剩余厚度的所述初始填充层300作为填充层330。
回刻蚀部分厚度的所述初始填充层300，用于形成所述填充层330，并且定义所述填充层330的高度。
需要说明的是，回刻蚀部分厚度的所述初始填充层300形成填充层330，在后续形成于所述填充层330上的第二功函数层不易产生空洞缺陷的基础上，使得所述填充层330的高度尽可能小，从而减小在所述相邻鳍部130之间形成填充层330以取代部分第二功函数层的方案，对所述器件阈值电压的影响。
结合参考图11和图12，所述形成方法还包括：去除位于所述NMOS区100N的第一功函数层310。
去除位于所述NMOS区100N的第一功函数层310，用于为后续在NMOS区100N中形成第二功函数层提供空间位置。
本实施例中，在去除位于所述NMOS区100N的第一功函数层310之前，所述形成方法还包括：去除所述NMOS区100N中的所述填充层330。
去除所述NMOS区100N中的所述填充层330，以暴露NMOS区100N中的第二功函数层，从而为去除NMOS区100N中的第二功函数层做准备，以确保NMOS晶体管的正常性能。
具体地，参考图11，去除位于所述NMOS区100N的第一功函数层310和填充层330的步骤包括：在所述PMOS区100P中，形成覆盖所述第一功函数层310和填充层330的掩膜层400。
所述掩膜层400用于作为去除位于所述NMOS区100N的第一功函数层310和填充层330的刻蚀掩膜。
本实施例中，所述掩膜层400为非金属掩膜层，所述掩膜层400的材料包括氧化硅和氮化硅中的一种或多种，即所述掩膜层400可以为单层结构或叠层结构。作为一种示例，所述掩膜层400的材料为氮化硅，即所述掩膜层300为单层结构。
具体地，采用化学气相沉积工艺形成所述掩膜层400。
参考图12，以所述掩膜层400为掩膜，去除所述NMOS区100N的填充层330和第一功函数层310。
去除所述NMOS区100N的填充层330和第一功函数层310，露出所述NMOS区100N的栅极开口140，为后续形成第二功函数层提供空间位置，且使用同一个掩膜层400作为掩膜(即共用了一张光罩)，在同一工序中去除所述NMOS区100N的填充层330和第一功函数层310，简化了工艺流程，提高了工艺效率，节约了工艺成本。
本实施例中，采用干法刻蚀工艺去除位于所述NMOS区100N的第一功函数层310和填充层330。
所述干法刻蚀工艺具有各向异性刻蚀的特性，因此通过选取干法刻蚀工艺，有利于在去除位于所述NMOS区100N的第一功函数层310和填充层330的过程中，减小对其他膜层的损伤。
本实施例中，去除所述NMOS区100N的填充层330和第一功函数层310之后，去除所述掩膜层400。
去除所述掩膜层400为后续工艺制程做准备。
参考图13，形成覆盖所述第一功函数层310和填充层330的第二功函数层320，所述第二功函数层320和第一功函数层310用于构成叠层功函数层340。
在所述PMOS区100P，所述第二功函数层320用于构成PMOS区100P的叠层功函数层340，所述PMOS区100P中的第二功函数层320和第一功函数层310用于一同调节PMOS晶体管的阈值电压。
在所述NMOS区100N，所述第二功函数层320用于构成NMOS区100N的功函数层。所述NMOS区100N中的第二功函数层320用于调节NMOS晶体管的阈值电压。
本实施例中，形成覆盖所述第一功函数层310和填充层330的第二功函数层320的步骤中，所述第二功函数层320覆盖所述PMOS区100P的第一功函数层310和填充层330，则所述第二功函数层320和第一功函数层310一同用于构成叠层功函数层340。
本实施例中，形成覆盖所述第一功函数层310和填充层330的第二功函数层320的步骤中，在所述NMOS区100N中，所述第二功函数层320还覆盖所述栅介质层200，则所述第二功函数层320用于构成NMOS区100N的功函数层。
作为一种示例，在所述NMOS区100N中，所述第二功函数层320填充于栅极开口140中并覆盖所述栅介质层200。
本实施例中，所述第二功函数层320的材料为N型功函数材料，用于作为NMOS晶体管的功函数层，所述N型功函数材料包括TiAl、Mo、MoN、AlN和TiAlC中的一种或多种。作为一种示例，所述第二功函数层320的材料为TiAl。
参考图14，所述形成方法还包括：形成覆盖所述第二功函数层320的金属栅电极层500。
所述金属栅电极层500用于与功函数层构成金属栅极结构。
具体地，在所述PMOS区100P中，所述金属栅电极层500与第一功函数层310和第二功函数层320构成PMOS晶体管的金属栅极结构，在NMOS区100N中，所述金属栅电极层500与第二功函数层320构成NMOS晶体管的金属栅极结构。
所述金属栅电极层500用于将金属栅极结构的电性引出。本实施例中，所述金属栅电极层500的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (21)

1.一种半导体结构，其特征在于，包括：
基底，包括衬底以及凸立于所述衬底的鳍部，沿所述鳍部的延伸方向上，所述鳍部包括沟道区，所述沟道区用于形成叠层功函数层；
栅介质层，保形覆盖所述沟道区的鳍部的顶部和侧壁；
第一功函数层，保形覆盖所述栅介质层；
填充层，位于相邻所述鳍部之间的第一功函数层上，所述填充层至少露出所述鳍部顶部的第一功函数层，所述填充层的材料费米能级相较于所述叠层功函数层的材料费米能级更接近于所述鳍部的费米能级；
第二功函数层，覆盖所述第一功函数层和填充层，所述第二功函数层和第一功函数层用于构成叠层功函数层。
2.如权利要求1所述的半导体结构，其特征在于，所述基底包括PMOS区，所述PMOS区中的所述沟道区用于形成所述叠层功函数层；
所述第一功函数层位于所述POMS区；
所述填充层位于所述PMOS区；
所述第二功函数层覆盖所述PMOS区的第一功函数层和填充层。
3.如权利要求2所述的半导体结构，其特征在于，所述基底还包括NMOS区；
所述第一功函数层的材料为P型功函数材料；
所述第二功函数层还位于所述NMOS区中，并覆盖所述栅介质层，所述第二功函数层的材料为N型功函数材料。
4.如权利要求1所述的半导体结构，其特征在于，所述填充层的顶部低于或齐平于所述第一功函数层的顶部。
5.如权利要求1所述的半导体结构，其特征在于，所述填充层的材料为导电材料。
6.如权利要求5所述的半导体结构，其特征在于，所述填充层的材料包括钨。
7.如权利要求1所述的半导体结构，其特征在于，所述栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。
8.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：金属栅电极层，覆盖所述第二功函数层。
9.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括衬底以及凸立于所述衬底的鳍部，沿所述鳍部的延伸方向上，所述鳍部包括沟道区，所述沟道区用于形成叠层功函数层；
在所述沟道区形成保形覆盖所述鳍部的顶部和侧壁的栅介质层；
在所述沟道区形成保形覆盖所述栅介质层的第一功函数层；
在相邻所述鳍部之间的第一功函数层上形成填充层，所述填充层至少露出所述鳍部顶部的第一功函数层，所述填充层的材料费米能级相较于所述叠层功函数层的材料费米能级更接近于所述鳍部的费米能级；
形成覆盖所述第一功函数层和填充层的第二功函数层，所述第二功函数层和第一功函数层用于构成叠层功函数层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述基底包括PMOS区，所述PMOS区中的所述沟道区用于形成所述叠层功函数层；
在所述沟道区形成保形覆盖所述鳍部的顶部和侧壁的第一功函数层的步骤中，所述第一功函数层形成于所述PMOS区；
在相邻所述鳍部之间的第一功函数层上形成填充层的步骤中，所述填充层形成于所述PMOS区；
形成覆盖所述第一功函数层和填充层的第二功函数层的步骤中，所述第二功函数层覆盖所述PMOS区的第一功函数层和填充层。
11.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述填充层的步骤包括：在所述第一功函数层上形成初始填充层，所述初始填充层填充相邻所述鳍部之间的剩余空间，且所述初始填充层覆盖位于所述鳍部顶部的第一功函数层；
平坦化所述初始填充层；
平坦化所述初始填充层之后，回刻蚀部分厚度的所述初始填充层，保留相邻所述鳍部之间的剩余厚度的所述初始填充层作为填充层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，在所述第一功函数层上形成初始填充层的步骤中，在相邻所述鳍部之间的剩余空间中，形成保形覆盖所述第一功函数层的初始填充层，且位于所述第一功函数层的相对侧壁上的所述初始填充层相接触。
13.如权利要求10所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述基底还包括NMOS区；
在所述沟道区形成保形覆盖所述栅介质层的第一功函数层的步骤中，所述第一功函数层的材料为P型功函数材料；
形成覆盖所述第一功函数层和填充层的第二功函数层的步骤中，在所述NMOS区中，所述第二功函数层还覆盖所述栅介质层，所述第二功函数层的材料为N型功函数材料。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，形成所述第一功函数层的步骤中，所述第一功函数层还形成在所述NMOS区中；
所述形成方法还包括：去除位于所述NMOS区的第一功函数层。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，在去除位于所述NMOS区的第一功函数层之前，在所述PMOS区和NMOS区中，在相邻所述鳍部之间的第一功函数层上形成所述填充层；
在去除位于所述NMOS区的第一功函数层之前，所述形成方法还包括：去除所述NMOS区中的所述填充层。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，去除位于所述NMOS区的第一功函数层和填充层的步骤包括：在所述PMOS区中，形成覆盖所述第一功函数层和填充层的掩膜层；
以所述掩膜层为掩膜，去除所述NMOS区的填充层和第一功函数层；
去除所述NMOS区的填充层和第一功函数层之后，去除所述掩膜层。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺去除位于所述NMOS区的第一功函数层和填充层。
18.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述填充层的工艺包括原子层沉积工艺或流动性化学气相沉积工艺。
19.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述填充层的步骤中，所述填充层的顶部低于或齐平于所述第一功函数层的顶部。
20.如权利要求9所述的半导体结构的形成方法，其特征在于，形成保形覆盖所述鳍部的第一功函数层之前，还包括：在所述衬底上形成层间介质层，所述层间介质层中形成有栅极开口，所述栅极开口横跨所述鳍部，且露出所述鳍部的沟道区的顶部和侧壁；
形成保形覆盖所述鳍部的第一功函数层的步骤中，所述第一功函数层保形覆盖所述栅极开口露出的鳍部以及所述栅极开口底部。
21.如权利要求9所述的半导体结构的形成方法，其特征在于，所述形成方法还包括：形成覆盖所述第二功函数层的金属栅电极层。
CN202110287710.7A 2021-03-17 2021-03-17 半导体结构及其形成方法 Pending CN115117057A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110287710.7A CN115117057A (zh) 2021-03-17 2021-03-17 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110287710.7A CN115117057A (zh) 2021-03-17 2021-03-17 半导体结构及其形成方法

Publications (1)

Publication Number Publication Date
CN115117057A true CN115117057A (zh) 2022-09-27

Family

ID=83323696

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110287710.7A Pending CN115117057A (zh) 2021-03-17 2021-03-17 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN115117057A (zh)

Similar Documents

Publication Publication Date Title
TWI731284B (zh) 半導體結構及形成積體電路結構的方法
US12009216B2 (en) Methods of forming silicide contact in field-effect transistors
TWI646683B (zh) 半導體結構及其形成方法
CN106803484B (zh) 半导体元件及其制作方法
TWI737296B (zh) 半導體裝置及其製造方法
CN107017286B (zh) 半导体元件及其制造方法
TW201521120A (zh) 使用替代閘極技術來形成鰭式場效電晶體半導體裝置的方法及該產生的裝置
TW201714208A (zh) 半導體元件及其製作方法
CN112309861B (zh) 半导体结构及其形成方法、晶体管
TW201732899A (zh) 半導體元件、鰭式場效電晶體元件及其形成方法
US11688736B2 (en) Multi-gate device and related methods
US11996481B2 (en) Liner for a bi-layer gate helmet and the fabrication thereof
CN108074815B (zh) 半导体结构及其形成方法
US11211260B2 (en) Semiconductor structure and method for forming same
TWI612666B (zh) 一種製作鰭狀場效電晶體的方法
US11557660B2 (en) Method and device for forming cut-metal-gate feature
TW202027218A (zh) 積體電路的製造方法
CN115117057A (zh) 半导体结构及其形成方法
CN114078762B (zh) 半导体结构及其形成方法
CN114068394B (zh) 半导体结构的形成方法
US11011608B2 (en) Semiconductor structure and method for forming the same
CN110581102B (zh) 半导体结构及其形成方法
US20230411479A1 (en) Semiconductor device and manufacturing method thereof
US20240047273A1 (en) Methods For Forming Isolation Structures
CN117316873A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination