CN110581102B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：形成基底，基底包括衬底以及凸出于衬底的多个第一鳍部，衬底包括相邻的第一区域和第二区域，第一区域和第二区域用于形成不同类型的晶体管；在第一区域和第二区域交界处的衬底上形成伪鳍部；形成横跨第一鳍部和伪鳍部的第一功函数层，第一功函数层覆盖第一鳍部和伪鳍部的部分侧壁和部分顶部；采用湿法刻蚀工艺去除第一区域的第一功函数层。与第一区域和第二区域交界处的衬底上未形成有伪鳍部的方案相比，本发明伪鳍部延长了刻蚀溶液扩散至第二区域第一鳍部的路径，能够逐渐削弱刻蚀溶液的扩散程度，从而能够避免第二区域第一鳍部上的第一功函数层受到损耗，有利于改善器件性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
互补型金属氧化物半导体(Complementary Metal-Oxide Semiconductor，CMOS)器件是构成集成电路的基本半导体器件之一。随着集成电路制造工艺的高速发展，CMOS器件的特征尺寸始终按照一定的比例不断的在缩小，采用高k材料的栅介质层取代传统的氧化物材料的栅介质层是集成电路发展的一个趋势。然而，在高k栅介质层上形成金属栅极时仍有许多问题亟待解决，其中一个就是功函数的匹配问题。因为功函数将直接影响器件的阈值电压(Threshold Voltage)和器件性能，因此功函数必须调整到CMOS器件的合适工作范围内。
CMOS器件包括P型金属氧化物半导体(PMOS)器件和N型金属氧化物半导体(NMOS)器件，为了同时满足NMOS器件和PMOS器件改善阈值电压的要求，通常采用不同的金属材料作为NMOS器件和PMOS器件的功函数(WF，Work Function)层材料，使得NMOS器件和PMOS器件具有不同的阈值电压，其中，NMOS器件具有N型功函数层，PMOS器件具有P型功函数层。
但是，引入功函数层后，所形成的器件仍有性能不佳的问题。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提升器件性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：形成基底，所述基底包括衬底以及凸出于所述衬底的多个第一鳍部，所述衬底包括相邻的第一区域和第二区域，所述第一区域和第二区域用于形成不同类型的晶体管；在所述第一区域和第二区域交界处的衬底上形成伪鳍部；形成横跨所述第一鳍部和伪鳍部的第一功函数层，所述第一功函数层覆盖所述第一鳍部和伪鳍部的部分侧壁和部分顶部；采用湿法刻蚀工艺去除所述第一区域的第一功函数层。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括衬底以及凸出于所述衬底的多个第一鳍部，所述衬底包括相邻的第一区域和第二区域，所述第一区域和第二区域形成有不同类型的晶体管；伪鳍部，位于所述第一区域和第二区域交界处的衬底上；横跨所述第二区域第一鳍部的第一功函数层，所述第一功函数层覆盖所述第二区域第一鳍部的部分侧壁和部分顶部。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在所述第一区域和第二区域交界处的衬底上形成伪鳍部，在半导体工艺中，当后续采用湿法刻蚀工艺去除所述第一区域的第一功函数层时，通常会在所述第二区域形成覆盖所述第一功函数层的图形层(例如：光刻胶层)，以所述图形层为掩膜进行刻蚀；在所述湿法刻蚀工艺过程中，即使所述湿法刻蚀工艺还会沿所述图形层和第一功函数层的接触面对所述第二区域的第一功函数层进行刻蚀，但由于所述伪鳍部的设置，所述湿法刻蚀工艺所采用刻蚀溶液的扩散路径依次为：所述伪鳍部位于所述第一区域一侧的侧壁、所述伪鳍部顶部、所述伪鳍部位于所述第二区域一侧的侧壁，直至靠近所述第二区域的第一鳍部；与所述第一区域和第二区域交界处的衬底上未形成有伪鳍部的方案相比，本发明所述伪鳍部延长了所述刻蚀溶液扩散至所述第二区域第一鳍部的路径，能够逐渐削弱所述刻蚀溶液的扩散程度，从而能够避免所述第二区域第一鳍部上的第一功函数层受到损耗，有利于改善器件性能。
可选方案中，所述半导体结构为SRAM，通过改善所述第二区域第一鳍部上的第一功函数层被损耗的问题，可以避免不同器件中所述第二区域第一鳍部上的第一功函数层损耗程度不一致的问题，从而可以改善SRAM器件中NMOS和PMOS的失配(Mismatch)问题，进而改善SRAM的性能。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图15至图17是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，引入功函数层后，所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，形成基底(未标示)，所述基底包括衬底10以及凸出于所述衬底10的鳍部20，所述衬底10包括相邻的NMOS区域I和PMOS区域II，所述NMOS区域I用于形成下拉(PD，Pull Down)晶体管，所述PMOS区域II用于形成上拉(PU，Pull Up)晶体管。
继续参考图1，在所述鳍部20露出的衬底10上形成隔离结构11，所述隔离结构11覆盖所述鳍部20的部分侧壁，且所述隔离结构11的顶部低于所述鳍部20的顶部；形成所述隔离结构11后，形成横跨所述鳍部20的P型功函数层30，所述P型功函数层30覆盖所述鳍部20的部分侧壁和部分顶部。
参考图2，在所述PMOS区域II形成覆盖所述P型功函数层30的光刻胶层40。
参考图3，以所述光刻胶层40为掩膜，采用湿法刻蚀工艺去除所述NMOS区域I的P型功函数层30。
由于湿法刻蚀工艺具有各向同性的刻蚀特性，且所述隔离结构11顶面为平坦面，因此在所述湿法刻蚀工艺过程中，所述湿法刻蚀工艺所采用的刻蚀溶液很容易向所述光刻胶层40和P型功函数层30的接触面扩散(扩散路径如图3中虚线箭头所示)，从而容易导致所述PMOS区域II鳍部20侧壁上的P型功函数层30发生损耗，进而导致器件的性能下降。
为了解决所述技术问题，本发明在所述第一区域和第二区域交界处的衬底上形成伪鳍部，由于所述伪鳍部的设置，刻蚀溶液的扩散路径依次为：所述伪鳍部位于所述第一区域一侧的侧壁、所述伪鳍部顶部、所述伪鳍部位于所述第二区域一侧的侧壁，直至靠近所述第二区域的第一鳍部；与所述第一区域和第二区域交界处的衬底上未形成有伪鳍部的方案相比，本发明所述伪鳍部延长了所述刻蚀溶液扩散至所述第二区域第一鳍部的路径，能够逐渐削弱所述刻蚀溶液的扩散程度，从而能够避免所述第二区域第一鳍部上的第一功函数层受到损耗，有利于改善器件性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图4，形成基底(未标示)，所述基底包括衬底100以及凸出于所述衬底100的多个第一鳍部110，所述衬底100包括相邻的第一区域I和第二区域II，所述第一区域I和第二区域II用于形成不同类型的晶体管。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述第一区域I和第二区域II用于形成不同沟道类型的晶体管；其中，所述第一区域I为用于形成NMOS器件的NMOS区，所述第二区域II为用于形成PMOS器件的PMOS区。
具体地，所形成的半导体结构为SRAM，所述第一区域I为用于形成N型下拉晶体管的下拉晶体管区，所述第二区域II为用于形成P型上拉晶体管的上拉晶体管区。在其他实施例中，所述第一区域为PMOS区，所述第二区域为NMOS区，例如当所形成的半导体结构为SRAM时，所述第一区域为上拉晶体管区，所述第二区域为下拉晶体管区。
本实施例中，所述第一鳍部110与所述衬底100为一体结构。在其他实施例中，所述第一鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述第一鳍部高度的目的。因此所述第一鳍部110的材料与所述衬底100的材料相同，所述第一鳍部110的材料为硅。在其他实施例中，所述第一鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述第一鳍部的材料也可以与所述衬底的材料不同。
具体地，形成所述衬底100和第一鳍部110的步骤包括：提供初始基底；在所述初始基上形成鳍部掩膜层200；以所述鳍部掩膜层200为掩膜，刻蚀所述初始基底，刻蚀后的剩余初始基底作为所述衬底100，位于所述衬底100上的凸起作为所述第一鳍部110。
需要说明的是，形成所述第一鳍部110后，保留所述第一鳍部110顶部的鳍部掩膜层200，所述鳍部掩膜层200的材料为氮化硅，在后续平坦化工艺过程中，所述鳍部掩膜层200表面能够用于定义平坦化工艺的停止位置，且所述鳍部掩膜层200还能够起到保护所述第一鳍部110顶部的作用。
还需要说明的是，形成所述基底的步骤中，所述第一鳍部110还位于所述第一区域I和第二区域II交界处的衬底100上，且位于所述第一区域I和第二区域II交界处衬底100上的第一鳍部110用于作为初始伪鳍部125，所述初始伪鳍部125为后续形成伪鳍部提供工艺基础。具体地，形成所述基底的工艺可以包括自对准双重图形化(Self-Aligned DoublePatterned，SADP)工艺。
结合参考图5至图6，在所述第一区域I和第二区域II交界处的衬底100上形成伪鳍部120(如图6所示)。
后续步骤包括形成横跨所述第一鳍部110和伪鳍部120的第一功函数层，所述第一功函数层覆盖所述第一鳍部110和伪鳍部120的部分侧壁和部分顶部，随后采用湿法刻蚀工艺去除所述第一区域I的第一功函数层，且通常会在所述第二区域II形成覆盖所述第一功函数层的图形层(例如：光刻胶层)，以所述图形层为掩膜进行刻蚀；湿法刻蚀工艺具有各向同性刻蚀的特性，而由于所述伪鳍部120的形成，即使所述湿法刻蚀工艺还会沿所述图形层和第一功函数层的接触面对所述第二区域II的第一功函数层进行刻蚀，刻蚀溶液的扩散路径则包括所述伪鳍部120被所述第一功函数层所覆盖的侧壁和顶部，直至靠近所述第二区域II的第一鳍部110，因此，所述伪鳍部120延长了所述刻蚀溶液扩散至所述第二区域II第一鳍部110的路径，能够逐渐削弱所述刻蚀溶液的扩散程度，从而避免所述第二区域II第一鳍部110上的第一功函数层受到损耗，有利于改善器件性能。
需要说明的是，沿垂直于所述第一鳍部110延伸方向，所述伪鳍部120的宽度W1(如图6所示)不宜过小，也不宜过大。如果所述伪鳍部120的宽度W1过小，则延长后续刻蚀溶液扩散路径的效果相应较差，不利于降低所述第二区域II第一鳍部110上的第一功函数层受损的概率；如果所述伪鳍部120的宽度W1过大，则所述伪鳍部120与相邻第一鳍部110的距离相应过小，容易对后续制程和器件性能产生不良影响。为此，本实施例中，沿垂直于所述第一鳍部110延伸方向，所述伪鳍部120的宽度W1为6nm至15nm。
本实施例中，为了避免漏电的问题，所述伪鳍部120至少包括隔离层122(如图6所示)，使所述隔离层122起到绝缘效果。相应的，后续形成横跨所述伪鳍部120的第一功函数层时，所述第一功函数层仅覆盖所述隔离层120或部分隔离层120。
本实施例中，所述伪鳍部120包括第二鳍部121(如图5所示)以及位于所述第二鳍部121上的所述隔离层122。具体地，形成所述伪鳍部120的步骤包括：在所述第一鳍部110和初始伪鳍部125露出的衬底100上形成填充层101(如图5所示)，所述填充层101覆盖所述第一鳍部110和初始伪鳍部125的侧壁；去除部分厚度的所述初始伪鳍部125(如图4所示)，保留剩余初始伪鳍部125作为所述第二鳍部121，且在所述填充层101内形成露出所述第二鳍部121的沟槽111(如图5所示)；在所述沟槽111内形成所述隔离层122，所述隔离层122与所述第二鳍部121构成所述伪鳍部120。
所述填充层101用于为后续形成所述沟槽111和隔离层122提供工艺平台，提高工艺可操作性，且在形成所述沟槽111的过程中，所述填充层101还能对所述衬底100起到保护作用。
本实施例中，为了简化工艺步骤、降低工艺成本，所述填充层101在后续制程中能够用于形成隔离结构(STI)，即后续形成所述伪鳍部120后，保留所述填充层101。其中，为了避免后续刻蚀所述填充层101的工艺对所述隔离层122产生损耗，所述填充层101的材料与所述隔离层122的材料不同。
本实施例中，所述填充层101的材料为氧化硅。在其他实施例中，所述填充层的材料还可以为氮化硅、氮氧化硅、氮碳氧化硅、碳化硅或氮碳化硅硼等其他绝缘材料。
本实施例中，所述第一鳍部110和初始伪鳍部125顶部形成有所述鳍部掩膜层200(如图4所示)，为了提高所述填充层101的顶面平坦度，所述填充层101顶部与所述鳍部掩膜层200顶部齐平，从而在形成所述填充层101的工艺过程中，能够以所述鳍部掩膜层200顶部作为平坦化工艺的停止位置。
本实施例中，为了控制对所述初始伪鳍部125的刻蚀量，采用干法刻蚀工艺去除部分厚度的初始伪鳍部125。在其他实施例中，还可以采用湿法刻蚀工艺，或者干法和湿法相结合的刻蚀工艺，去除部分厚度的初始伪鳍部。其中，所述初始伪鳍部125顶部形成有鳍部掩膜层200，因此在去除部分厚度的所述初始伪鳍部125之前，还包括：去除所述初始伪鳍部125顶部的鳍部掩膜层200。
需要说明的是，所述沟槽111底部至所述第一鳍部110顶部的距离D(如图5所示)不宜过小，也不宜过大。如果所述距离D过小，则后续形成隔离结构后，所述第二鳍部121露出于所述隔离结构的概率较高，从而容易引起漏电的问题；如果所述距离D过大，则容易导致所述沟槽111出现深宽比过大的问题，不利于所述隔离层122材料在所述沟槽111中的填充，容易降低所述隔离层122的形成质量。为此，本实施例中，所述沟槽111底部至所述第一鳍部110顶部的距离D为
Figure BDA0001687687560000071
至
Figure BDA0001687687560000072
还需要说明的是，通过合理设定所述沟槽111底部至所述第一鳍部110顶部的距离D以及所述伪鳍部120的宽度W1，并使所述距离D和宽度W1相匹配，从而在延长刻蚀溶液扩散路径的同时，减小对器件性能产生的不良影响。
具体地，在所述沟槽111内形成所述隔离层122的步骤包括：向所述沟槽111内填充隔离材料层，所述隔离材料层覆盖所述填充层101顶部；对所述隔离材料层进行平坦化处理，去除高于所述填充层101顶部的隔离材料层，保留所述沟槽111内的剩余隔离材料层作为所述隔离层122。
本实施例中，采用化学气相沉积工艺，向所述沟槽111内填充隔离材料层。具体地，所述化学气相沉积工艺为高密度等离子体化学气相沉积(High Density Plasma CVD，HDPCVD)工艺。高密度等离子体化学气相沉积工艺具有同步沉积和溅蚀能力，因此具有较高的沟槽填充能力，从而有利于提高所述隔离层122的形成质量，进而保障所述伪鳍部120对刻蚀溶液的阻挡效果。
本实施例中，所述第一鳍部110和初始伪鳍部125在同一工艺步骤中形成，且所述沟槽111通过去除部分厚度初始伪鳍部125的方式形成，因此沿垂直于所述第一鳍部110延伸方向，所述伪鳍部120的宽度W1与所述初始伪鳍部125的宽度相等，即所述伪鳍部120的宽度W1与所述第一鳍部110的宽度相等，从而降低了形成所述伪鳍部120的工艺难度、简化工艺步骤、降低工艺成本。同理，由于所述第一鳍部110和初始伪鳍部125在同一工艺步骤中形成，且所述沟槽111通过去除部分厚度初始伪鳍部125的方式形成，因此，所述第一鳍部110和伪鳍部120的高度相等，即所述第一鳍部110和伪鳍部120的顶面齐平。
参考图7，本实施例中，形成所述伪鳍部120后，去除部分厚度的所述填充层101(如图6所示)，保留剩余填充层101作为隔离结构105，所述隔离结构105至少覆盖所述第二鳍部121的侧壁，且所述隔离结构105顶部低于所述第一鳍部110和伪鳍部120的顶部。
本实施例中，所述填充层101的材料为氧化硅，所述隔离结构105的材料相应为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅、氮氧化硅、氮碳氧化硅、碳化硅或氮碳化硅硼等其他绝缘材料。
本实施例中，为了有效避免漏电的问题，所述隔离结构105顶部高于所述第二鳍部121顶部，所述隔离结构105还覆盖所述隔离层122的部分侧壁。在其他实施例中，所述隔离结构顶部还可以与所述第二鳍部顶部齐平。
需要说明的是，在形成所述隔离结构105后，或者，在去除部分厚度的所述填充层101之前，还包括：去除所述第一鳍部110顶部的鳍部掩膜层200(如图6所示)，露出所述第一鳍部110顶部，从而便于后续制程的进行。
还需要说明的是，本实施例以所述填充层101用于形成所述隔离结构105为例进行说明。在其他实施例中，所述形成方法还可以包括：形成所述伪鳍部后，去除所述填充层；去除所述填充层后，在所述第一鳍部和伪鳍部露出的衬底上形成隔离结构，所述隔离结构至少覆盖所述第二鳍部的侧壁，且所述隔离结构顶部低于所述第一鳍部和伪鳍部的顶部。也就是说，所述填充层仅用于为形成所述沟槽和隔离层提供工艺平台。通过去除所述填充层后再形成隔离结构的方式，能够避免形成所述沟槽和隔离层的工艺对所述隔离结构的质量产生影响，从而避免器件的性能受到不良影响。
结合参考图8，形成所述隔离结构105之后，还包括：形成横跨所述第一鳍部110和伪鳍部120的伪栅层142，所述伪栅层142覆盖所述第一鳍部110和伪鳍部120的部分顶部和部分侧壁。
所述伪栅层142用于构成伪栅结构(Dummy Gate)140，所述伪栅结构140用于为后续形成金属栅极结构占据空间位置。
本实施例中，所述伪栅结构140为叠层结构，所述伪栅结构140还包括位于所述第一鳍部110表面的伪栅氧化层141。在其他实施例中，所述伪栅结构还可以为单层结构，所述伪栅结构相应仅包括所述伪栅层。
本实施例中，所述伪栅氧化层141的材料为氧化硅。在其他实施例中，所述伪栅氧化层的材料还可以为氮氧化硅。
本实施例中，所述伪栅氧化层141通过氧化工艺所形成，在所述氧化工艺的过程中，将部分硅材料转化为氧化硅材料，因此所述伪栅氧化层141仅形成于所述隔离结构105露出的第一鳍部110表面，所述隔离结构105露出的伪鳍部120表面未形成有所述伪栅氧化层141。
本实施例中，所述伪栅层142的材料为多晶硅。在其他实施例中，所述伪栅层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。
具体的，形成所述伪栅结构140的步骤包括：在所述隔离结构105露出的第一鳍部110表面形成伪栅氧化层141；形成所述伪栅氧化层141后，在所述隔离结构105上形成覆盖所述第一鳍部110和伪鳍部120的伪栅材料层；在所述伪栅材料层上形成栅极掩膜层210；以所述栅极掩膜层210为掩膜，刻蚀所述伪栅材料层，露出所述伪栅氧化层141，形成位于所述伪栅氧化层141上的伪栅层142，所述伪栅层142横跨所述第一鳍部110和伪鳍部120，且还覆盖所述第一鳍部110和伪鳍部120的部分顶部和部分侧壁。
需要说明的是，形成所述伪栅结构140后，保留位于所述伪栅层142顶部的所述栅极掩膜层210。所述栅极掩膜层210的材料为氮化硅，所述栅极掩膜层210在后续工艺过程中用于对所述伪栅结构140顶部起到保护作用。
还需要说明的是，形成所述伪栅结构140后，还包括：在所述伪栅层142的侧壁上形成侧墙150，所述侧墙150还覆盖所述栅极掩膜层210的侧壁。
所述侧墙150的材料可以为氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙150可以为单层结构或叠层结构。本实施例中，所述侧墙150为单层结构，所述侧墙150的材料为氮化硅。
本实施例中，形成所述侧墙150后，去除所述侧墙150露出的伪栅氧化层141。在其他实施例中，也可以保留所述侧墙露出的伪栅氧化层。
此外，形成所述侧墙150后，还包括：在所述伪栅结构140两侧的第一鳍部110内形成源漏掺杂区(图未示)。
具体地，形成所述源漏掺杂区的步骤包括：在所述第一区域I伪栅结构140两侧的第一鳍部110内形成掺杂有N型离子的第一应力层，在所述第二区域II伪栅结构140两侧的第一鳍部110内掺杂有P型离子的第二应力层。
本实施例中，所述第一应力层的材料为Si或SiC材料，所述第二应力层的材料为Si或SiGe材料。所述第一应力层和第二应力层可以通过外延生长的方式分别形成于所述第一区域I伪栅结构140两侧的第一鳍部110内以及所述第二区域II伪栅结构140两侧的第一鳍部110内。
需要说明的是，所述第一区域I和第二区域II的交界处形成有伪鳍部120，所述伪鳍部120的形成，还能有效降低所述第一应力层和第二应力层发生桥接的可能性，有利于进一步改善器件的性能。
参考图9，形成所述源漏掺杂区(图未示)后，在所述伪栅结构140露出的衬底100上形成层间介质层106，所述层间介质层106露出所述伪栅结构140顶部。
所述层间介质层106的材料为绝缘材料。本实施例中，所述层间介质层106的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
本实施例中，所述伪栅结构140顶部形成有所述栅极掩膜层210(如图8所示)，因此在形成所述层间介质层106的工艺过程中，还去除所述栅极掩膜层210，即所述层间介质层106顶部与所述伪栅结构140顶部齐平。
参考图10，去除所述伪栅结构140(如图9所示)，在所述层间介质层106内形成栅极开口116。
本实施例中，所述栅极开口116横跨所述第一鳍部110和伪鳍部120，且露出所述第一鳍部110和伪鳍部120的部分顶部表面和部分侧壁表面。
继续参考图10，需要说明的是，所述形成方法还包括：在所述栅极开口116的底部和侧壁上形成栅介质层310，所述栅介质层310还覆盖所述层间介质层106顶部。
所述栅介质层310的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，所述栅介质层310的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
参考图11，形成横跨所述第一鳍部110和伪鳍部120的第一功函数层320，所述第一功函数层320覆盖所述第一鳍部110和伪鳍部120的部分侧壁和部分顶部。
所述第一功函数层320用于调节形成于所述第二区域II的器件的阈值电压。具体地，所述第一功函数层320覆盖所述栅介质层310。
本实施例中，所述第二区域II为PMOS区，因此所述第一功函数层320为P型功函数层。具体地，所述第一功函数层320用于调节上拉晶体管的阈值电压。所述第一功函数层320的材料为P型功函数材料，所述第一功函数层320的材料功函数范围为5.1ev至5.5ev，例如，5.2ev、5.3ev或5.4ev。本实施例中，所述第一功函数层320的材料为TiN、TaN、TaSiN、TiSiN、TaAlN或TiAlN中的一种或几种。
在其他实施例中，当所述第一区域为PMOS区，所述第二区域为NMOS区时，则所述第一功函数层为N型功函数层。具体地，所述第一功函数层用于调节下拉晶体管的阈值电压。所述第一功函数层的材料相应为N型功函数材料，所述第一功函数层的材料功函数范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev；所述第一功函数层的材料为TiAl、Mo、MoN、AlN或TiAlC中的一种或几种。
参考图12，采用湿法刻蚀工艺去除所述第一区域I的第一功函数层320。
通过去除所述第一区域I的第一功函数层320，从而避免所述第一功函数层320对形成于所述第一区域I的器件性能产生影响。
具体地，去除所述第一区域I第一功函数层320的步骤包括：在所述第二区域II形成覆盖所述第一功函数层320的图形层220；以所述图形层220为掩膜，去除所述第一区域I的第一功函数层320。
在所述湿法刻蚀工艺过程中，刻蚀溶液还容易渗入所述图形层220和第一功函数层320的接触面中(刻蚀溶液的扩散路径如图12中虚线箭头所示)，由前述分析可知，所述伪鳍部120能够避免所述第二区域II第一鳍部110上的第一功函数层320受到损耗，有利于改善器件性能。
本实施例中，所述半导体结构为SRAM，通过改善所述第二区域II第一鳍部110上的第一功函数层320被损耗的问题，可以避免不同器件中所述第二区域II第一鳍部110上的第一功函数层320损耗程度不一致的问题，从而可以改善SRAM器件中NMOS和PMOS的失配问题，进而改善SRAM的性能。
本实施例中，所述图形层220为光刻胶层，去除所述第一区域I的第一功函数层320后，采用湿法去胶或灰化工艺去除所述图形层220。
结合参考图13，去除所述第一区域I的第一功函数层320后，所述形成方法还包括：在所述第一区域I的栅介质层310上形成第二功函数层330。
所述第二功函数层330用于调节形成于所述第一区域I的器件的阈值电压。
本实施例中，所述第二功函数层330为N型功函数层，所述第二功函数层330用于调节下拉晶体管的阈值电压。在其他实施例中，当所述第一区域为PMOS区时，则所述第二功函数层为P型功函数层，所述第二功函数层用于调节上拉晶体管的阈值电压。对所述N型功函数层和P型功函数层的具体描述，可参考前述的具体描述，在此不再赘述。
本实施例中，在形成所述第二功函数层330的过程中，所述第二功函数层330还覆盖所述第一功函数层320，且为了简化工艺步骤、降低工艺成本，形成所述第二功函数层330后，保留所述第二区域II的第二功函数层330。
参考图14，在所述栅极开口116(如图13所示)内形成栅电极350。
本实施例中，所述栅电极350的材料为W。在其他实施例中，所述栅电极的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等导电材料。
具体地，形成所述栅电极350的步骤包括：在所述栅极开口116内填充金属层，所述金属层覆盖所述层间介质层106顶部；采用平坦化工艺，去除高于所述层间介质层106顶部的金属层，保留所述栅极开口116内的剩余金属层作为所述栅电极350。
需要说明的是，在所述平坦化工艺的过程中，还去除高于所述层间介质层106顶部的第二功函数层330、第一功函数层320和栅介质层310，所述平坦化工艺后的栅电极350、剩余第二功函数层330、剩余第一功函数层320和剩余栅介质层310构成金属栅极结构。
图15至图17是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：形成基底的步骤中，所述第一区域I和第二区域II交界处的衬底400上未形成有初始伪鳍部。
结合参考图15和图16，形成所述伪鳍部420(如图16所示)的步骤包括：在所述衬底400上形成隔离材料层425(如图15所示)，所述隔离材料层425覆盖所述第一鳍部410的侧壁；图形化所述隔离材料层425，在所述第一区域I和第二区域II交界处的衬底400上形成隔离层(未标示)，所述隔离层用于作为所述伪鳍部420。
本实施例中，沿垂直于所述第一鳍部410延伸方向，所述伪鳍部420的宽度W2(如图16所示)为6nm至15nm。对设定所述宽度W2的原因分析，可参考前述实施例中的相应描述，在此不再赘述。
在后续去除所述第一区域I的第一功函数层时，所述伪鳍部420也能起到延长刻蚀溶液扩散路径的效果；而且，所述伪鳍部420仅包括所述隔离层，能有效提高所述伪鳍部420的绝缘性，避免器件漏电流的问题；此外，通过对所述隔离材料层425进行图形化的方式形成所述伪鳍部420，还便于所述隔离材料层425的形成以及对所述伪鳍部420的宽度W2进行调节。
具体地，形成所述隔离材料层425的步骤包括：在所述第一鳍部410露出的衬底400上形成隔离材料膜，所述隔离材料膜覆盖鳍部掩膜层500(如图16所示)顶部；采用平坦化工艺，去除高于所述鳍部掩膜层500顶部的隔离材料膜，保留剩余隔离材料膜作为所述隔离材料层425。其中，所述鳍部掩膜层500顶部能够在所述平坦化工艺过程中起到定义停止位置的作用，所述鳍部掩膜层500还能够在后续图形化所述隔离材料层425的过程中对所述第一鳍部410顶部起到保护作用。相应的，在所述平坦化工艺后，所述隔离材料层425顶部与所述鳍部掩膜层500顶部齐平。
本实施例中，为了提高所述伪鳍部420的形貌质量，采用干法刻蚀工艺，图形化所述隔离材料层425。
本实施例中，所述隔离层的材料为氮化硅，即所述伪鳍部420的材料为氮化硅。在其他实施例中，所述隔离层的材料还可以为氧化硅、氮氧化硅、碳氧化硅、氮碳氧化硅、氮碳化硅硼、碳氮化硅或无定形碳等绝缘材料，相应的，所述伪鳍部的材料还可以为氧化硅、氮氧化硅、碳氧化硅、氮碳氧化硅、氮碳化硅硼、碳氮化硅或无定形碳等绝缘材料。
参考图17，形成所述伪鳍部420后，还包括：在所述第一鳍部410和伪鳍部420露出的衬底400上形成隔离结构405，所述隔离结构405覆盖所述第一鳍部410和伪鳍部420的部分侧壁，且所述隔离结构405顶部低于所述第一鳍部410和伪鳍部420的顶部。
本实施例中，所述隔离结构405的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
具体地，形成所述隔离结构405的步骤包括：在所述第一鳍部410和伪鳍部420露出的衬底400上形成隔离膜，所述隔离膜还覆盖所述鳍部掩膜层500(如图16所示)顶部；采用平坦化工艺，去除高于所述鳍部掩膜层500顶部的隔离膜；在所述平坦化工艺后，对剩余隔离膜进行回刻处理，去除部分厚度的剩余隔离膜，所述回刻处理后的剩余隔离膜作为所述隔离结构405；去除所述鳍部掩膜层500。
本实施例中，所述鳍部掩膜层500的材料为氮化硅，因此在去除所述鳍部掩膜层500的步骤中，还去除与所述鳍部掩膜层500厚度相对应的部分伪鳍部420。相应的，在形成所述隔离结构405后，所述第一鳍部410和伪鳍部420的高度相等，即所述第一鳍部410和伪鳍部420的顶面相齐平。
所述第一鳍部410和伪鳍部420的高度相等，还能在后续制程中，提高工艺可操作性，避免负载效应的出现，有利于提高器件的性能，且还有利于延长刻蚀溶液扩散路径的效果。此外，所述伪鳍部420仅包括所述隔离层，因此避免了基底材料露出于所述隔离结构405的问题，有效避免了器件漏电流的问题。
对所述半导体结构的形成方法的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
相应的，本发明还提供一种半导体结构。参考图14，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底(未标示)，所述基底包括衬底100以及凸出于所述衬底100的多个第一鳍部110，所述衬底100包括相邻的第一区域I和第二区域II，所述第一区域I和第二区域II形成有不同类型的晶体管；伪鳍部120，位于所述第一区域I和第二区域II交界处的衬底100上；横跨所述第二区域II第一鳍部110的第一功函数层320，所述第一功函数层320覆盖所述第二区域II第一鳍部110的部分侧壁和部分顶部。
本实施例中，所述衬底100为硅衬底；所述第一鳍部110的材料与所述衬底100的材料相同，所述第一鳍部110的材料为硅。对所述衬底100和第一鳍部110的具体描述，可参考前述实施例所述形成方法中的相应描述，本实施例不再赘述。
本实施例中，所述第一区域I和第二区域II形成有不同沟道类型的晶体管，所述第一区域I为形成有NMOS器件的NMOS区，所述第二区域II为形成有PMOS器件的PMOS区。具体地，所述半导体结构为SRAM，所述第一区域I为形成有N型下拉晶体管的下拉晶体管区，所述第二区域II为形成有P型上拉晶体管的上拉晶体管区。在其他实施例中，当所述第一区域为PMOS区、所述第二区域为NMOS区时，则所述第一区域为上拉晶体管区，所述第二区域为下拉晶体管区。
本实施例中，所述半导体结构还包括：隔离结构105，所述隔离结构105位于所述第一鳍部110和伪鳍部120露出的衬底100上，所述隔离结构105覆盖所述第一鳍部110和伪鳍部120的部分侧壁，且所述隔离结构105的顶部低于所述第一鳍部110和伪鳍部120的顶部。
本实施例中，所述隔离结构105为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
所述第一功函数层320横跨所述第二区域II的第一鳍部110，在形成所述第一功函数层320的工艺过程中，所述第一功函数层320通常还横跨所述第一区域I的第一鳍部110，并通过去除所述第一区域I第一鳍部110的方式，保留所述第二区域II的第一功函数层320。
在半导体工艺中，通常会在第二区域II形成覆盖所述第一功函数层320的图形层(例如光刻胶层)，以所述图形层为掩膜进行湿法刻蚀；湿法刻蚀工艺具有各向同性刻蚀的特性，而所述伪鳍部120位于所述第一区域I和第二区域II交界处的衬底100上，因此，即使湿法刻蚀工艺还会沿所述图形层和第一功函数层320的接触面对所述第二区域II的第一功函数层320进行刻蚀，但刻蚀溶液的扩散路径包括所述伪鳍部120被所述第一功函数层320所覆盖的侧壁和顶部，直至靠近所述第二区域II的第一鳍部110，因此所述伪鳍部120延长了所述刻蚀溶液扩散至所述第二区域II第一鳍部110的路径，从而能够避免所述第二区域II第一鳍部110上的第一功函数层320受到损耗，有利于改善器件性能。
需要说明的是，沿垂直于所述第一鳍部110延伸方向，所述伪鳍部120的宽度W1(如图6所示)不宜过小，也不宜过大。如果所述伪鳍部120的宽度W1过小，则延长刻蚀溶液扩散路径的效果相应较差，不利于降低所述第二区域II第一鳍部110上的第一功函数层320受损的概率；如果所述伪鳍部120的宽度W1过大，则所述伪鳍部120与相邻第一鳍部110的距离相应过小，容易对器件性能产生不良影响。为此，本实施例中，沿垂直于所述第一鳍部110延伸方向，所述伪鳍部120的宽度W1为6nm至15nm。
本实施例中，为了避免漏电的问题，所述伪鳍部120至少包括隔离层122，从而使所述隔离层122起到绝缘作用。因此，本实施例中，所述隔离层122的材料为氮化硅。在其他实施例中，所述隔离层的材料还可以为氧化硅、氮氧化硅、碳氧化硅、氮碳氧化硅、氮碳化硅硼、碳氮化硅或无定形碳等绝缘材料。
具体地，所述伪鳍部120包括第二鳍部121以及位于所述第二鳍部121上的隔离层122。相应的，为了避免出现漏电的问题，所述隔离结构105至少覆盖所述第二鳍部122的侧壁。
本实施例中，为了有效避免漏电的问题，所述隔离结构105顶部高于所述第二鳍部121顶部，所述隔离结构105还覆盖所述隔离层122的部分侧壁。在其他实施例中，所述隔离结构顶部还可以与所述第二鳍部顶部齐平。
本实施例中，在所述基底的形成过程中，所述第一鳍部110还位于所述第一区域I和第二区域II交界处的衬底100上，用于作为初始伪鳍部，并通过去除部分厚度初始伪鳍部的方式，从而获得所述第二鳍部121。因此，所述第二鳍部121和所述第一鳍部110的材料相同，所述第二鳍部121的高度小于所述第一鳍部110的高度，且沿垂直于所述第一鳍部110延伸方向，所述伪鳍部120的宽度W1与所述第一鳍部110的宽度相等。具体地，所述第二鳍部121与所述衬底100为一体结构。
本实施例中，为了降低形成所述伪鳍部120的工艺难度、简化工艺步骤、降低工艺成本，所述第一鳍部110和伪鳍部120的高度相等，即所述第一鳍部110和伪鳍部120的顶部相齐平。
还需要说明的是，所述隔离层122底部至所述第一鳍部110顶部的距离(未标示)不宜过小，也不宜过大。如果所述距离过小，则所述第二鳍部121露出于所述隔离结构105的概率较高，从而容易引起漏电的问题；如果所述距离过大，则容易增加所述隔离层122的形成难度、降低所述隔离层122的形成质量。为此，本实施例中，所述隔离层122底部至所述第一鳍部110顶部的距离为
Figure BDA0001687687560000171
至
Figure BDA0001687687560000172
本实施例中，所述半导体结构还包括：层间介质层106，位于所述隔离结构105上，所述层间介质层106内形成有栅极开口(未标示)，所述栅极开口横跨所述第一区域I和第二区域II，且露出所述第一鳍部110和伪鳍部120的部分顶部和部分侧壁；源漏掺杂区(图未示)，位于所述栅极开口两侧的第一鳍部110内；侧墙150，位于所述栅极开口的侧壁；栅介质层310，位于所述栅极开口的底部和所述栅极开口露出的侧墙150侧壁。
对所述层间介质层106、侧墙150和栅介质层310的具体描述，可参考前述实施例所述形成方法中的相应描述，本实施例在此不再赘述。
所述第一区域I的源漏掺杂区包括掺杂有N型离子的第一应力层，所述第二区域II的源漏掺杂区包括掺杂有P型离子的第二应力层，所述伪鳍部120的设置，还能够有效降低所述第一应力层和第二应力层发生桥接的可能性，从而有利于进一步改善器件的性能。
所述第一功函数层320位于所述第二区域II的栅介质层310上，所述第一功函数层320用于调节所述第二区域II的器件的阈值电压。
本实施例中，所述第一功函数层320为P型功函数层。具体地，所述第一功函数层320用于调节上拉晶体管的阈值电压。所述第一功函数层320的材料为P型功函数材料。所述第一功函数层320的材料功函数范围为5.1ev至5.5ev，例如，5.2ev、5.3ev或5.4ev。本实施例中，所述第一功函数层320的材料为TiN、TaN、TaSiN、TiSiN、TaAlN或TiAlN中的一种或几种。
通过改善所述第二区域II第一鳍部110上的第一功函数层320被损耗的问题，可以避免不同器件中所述第二区域II第一鳍部110上的第一功函数层320损耗程度不一致的问题，从而改善SRAM中NMOS和PMOS的失配问题，进而改善SRAM的性能。
在其他实施例中，当所述第一区域为PMOS区、所述第二区域为NMOS区时，则所述第一功函数层为N型功函数层，所述第一功函数层用于调节下拉晶体管的阈值电压。所述第一功函数层的材料相应为N型功函数材料，所述第一功函数层的材料功函数范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev；所述第一功函数层的材料为TiAl、Mo、MoN、AlN或TiAlC中的一种或几种。
在所述伪鳍部120的作用下，有利于保证所述第一功函数层320能够覆盖所述第二区域II第一鳍部110的部分侧壁和部分顶部。本实施例中，根据所述第二区域II第一功函数层320的实际损耗程度，所述第一功函数层320还覆盖所述伪鳍部120背向所述第一区域I的部分侧壁。
本实施例中，所述半导体结构还包括：第二功函数层330，位于所述第一区域I的栅介质层310上；位于所述栅极开口内的栅电极350，所述栅电极350覆盖所述第二功函数层330和第一功函数层320。
所述第二功函数层330用于调节所述第一区域I的器件的阈值电压。本实施例中，所述第二功函数层330为N型功函数层，所述第二功函数层330用于调节下拉晶体管的阈值电压。在其他实施例中，当所述第一区域为PMOS区、所述第二区域为NMOS区时，所述第二功函数层则用于调节上拉晶体管的阈值电压。对所述N型功函数层和P型功函数层的具体描述，可参考前述的具体描述，在此不再赘述。
本实施例中，为了简化形成所述第二功函数层330的工艺步骤、降低工艺成本，所述第二功函数层330还覆盖所述第一功函数层320和栅介质层310。相应的，所述栅电极350覆盖所述第二功函数层330。
本实施例中，所述栅电极350的材料为W。在其他实施例中，所述栅电极的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等导电材料。
所述半导体结构可以采用前述第一实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
继续参考图17，示出了本发明半导体结构另一实施例的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：所述伪鳍部420为单层结构，所述伪鳍部420为隔离层。
所述伪鳍部420也能起到延长刻蚀溶液扩散路径的效果，从而避免所述第二区域II第一鳍部410上的第一功函数层受到损耗；而且所述伪鳍部420仅包括所述隔离层，能有效提高所述伪鳍部420的绝缘性，从而避免漏电流的问题。
本实施例中，所述隔离层的材料为氮化硅，即所述伪鳍部420的材料为氮化硅。在其他实施例中，所述伪鳍部的材料还可以为氧化硅、氮氧化硅、碳氧化硅、氮碳氧化硅、氮碳化硅硼、碳氮化硅或无定形碳等绝缘材料。
需要说明的是，本实施例中，所述半导体结构还包括：隔离结构405，所述隔离结构405位于所述第一鳍部410和伪鳍部420露出的衬底上，所述隔离结构405覆盖所述第一鳍部410和伪鳍部420的部分侧壁，且所述隔离结构405的顶部低于所述第一鳍部410和伪鳍部420的顶部。
本实施例中，所述隔离结构405的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。需要说明的是，由于所述伪鳍部420仅包括所述隔离层，因此避免了基底材料露出于所述隔离结构405的问题，能有效避免器件漏电流的问题。
所述半导体结构可以采用前述第二实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可结合参考第二实施例所述形成方法中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
形成基底，所述基底包括衬底以及凸出于所述衬底的多个第一鳍部，所述衬底包括相邻的第一区域和第二区域，所述第一区域和第二区域用于形成不同类型的晶体管；
在所述第一区域和第二区域交界处的衬底上形成伪鳍部；
形成横跨所述第一鳍部和伪鳍部的第一功函数层，所述第一功函数层覆盖所述第一鳍部的部分侧壁和部分顶部，和伪鳍部的部分侧壁和部分顶部；
采用湿法刻蚀工艺去除所述第一区域的第一功函数层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述基底的步骤中，所述第一鳍部还位于所述第一区域和第二区域交界处的衬底上，且位于所述第一区域和第二区域交界处衬底上的鳍部用于作为初始伪鳍部；
形成所述伪鳍部的步骤包括：在所述第一鳍部和初始伪鳍部露出的衬底上形成填充层，所述填充层覆盖所述第一鳍部和初始伪鳍部的侧壁；去除部分厚度的所述初始伪鳍部，保留剩余初始伪鳍部作为第二鳍部，且在所述填充层内形成露出所述第二鳍部的沟槽；在所述沟槽内形成隔离层，所述隔离层与所述第二鳍部构成所述伪鳍部。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，在所述填充层内形成露出所述第二鳍部的沟槽的步骤中，所述沟槽底部至所述第一鳍部顶部的距离为
Figure FDA0003270602360000011
至
Figure FDA0003270602360000012
4.如权利要求2所述的半导体结构的形成方法，其特征在于，在所述沟槽内形成所述隔离层的步骤包括：向所述沟槽内填充隔离材料层，所述隔离材料层覆盖所述填充层顶部；
对所述隔离材料层进行平坦化处理，去除高于所述填充层顶部的隔离材料层，保留所述沟槽内的剩余隔离材料层作为所述隔离层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，向所述沟槽内填充隔离材料层的工艺为高密度等离子体化学气相沉积工艺。
6.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述伪鳍部后，形成横跨所述第一鳍部和伪鳍部的第一功函数层之前，还包括：去除部分厚度的所述填充层，保留剩余填充层作为隔离结构，所述隔离结构至少覆盖所述第二鳍部的侧壁，且所述隔离结构顶部低于所述第一鳍部和伪鳍部的顶部。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述填充层的材料为氧化硅、氮化硅、氮氧化硅、氮碳氧化硅、碳化硅或氮碳化硅硼。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述伪鳍部的步骤包括：在所述衬底上形成隔离材料层，所述隔离材料层覆盖所述第一鳍部的侧壁；
图形化所述隔离材料层，在所述第一区域和第二区域交界处的衬底上形成隔离层，所述隔离层用于作为所述伪鳍部。
9.如权利要求2或8所述的半导体结构的形成方法，其特征在于，所述隔离层的材料为氮化硅、氧化硅、氮氧化硅、碳氧化硅、氮碳氧化硅、氮碳化硅硼、碳氮化硅或无定形碳。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，沿垂直于所述第一鳍部延伸方向，所述伪鳍部的宽度为6nm至15nm。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构为SRAM；
形成基底的步骤中，所述第一区域为下拉晶体管区，所述第二区域为上拉晶体管区；或者，所述第一区域为上拉晶体管区，所述第二区域为下拉晶体管区。
12.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底以及凸出于所述衬底的多个第一鳍部，所述衬底包括相邻的第一区域和第二区域，所述第一区域和第二区域形成有不同类型的晶体管；
伪鳍部，位于所述第一区域和第二区域交界处的衬底上；
横跨所述第二区域第一鳍部的第一功函数层，所述第一功函数层覆盖所述第二区域第一鳍部的部分侧壁和部分顶部。
13.如权利要求12所述的半导体结构，其特征在于，所述伪鳍部包括第二鳍部以及位于所述第二鳍部上的隔离层，所述第二鳍部和所述第一鳍部的材料相同，且所述第二鳍部的高度小于所述第一鳍部的高度。
14.如权利要求13所述的半导体结构，其特征在于，所述隔离层底部至所述第一鳍部顶部的距离为
Figure FDA0003270602360000031
至
Figure FDA0003270602360000032
15.如权利要求13所述的半导体结构，其特征在于，所述半导体结构还包括：隔离结构，所述隔离结构位于所述第一鳍部和伪鳍部露出的衬底上，所述隔离结构至少覆盖所述第二鳍部的侧壁，且所述隔离结构的顶部低于所述第一鳍部和伪鳍部的顶部。
16.如权利要求12所述的半导体结构，其特征在于，所述伪鳍部为隔离层。
17.如权利要求13或16所述的半导体结构，其特征在于，所述隔离层的材料为氮化硅、氧化硅、氮氧化硅、碳氧化硅、氮碳氧化硅、氮碳化硅硼、碳氮化硅或无定形碳。
18.如权利要求13所述的半导体结构，其特征在于，所述第一鳍部和伪鳍部的高度相等。
19.如权利要求13所述的半导体结构，其特征在于，沿垂直于所述第一鳍部延伸方向，所述伪鳍部的宽度为6nm至15nm。
20.如权利要求13所述的半导体结构，其特征在于，所述半导体结构为SRAM；
所述第一区域为下拉晶体管区，所述第二区域为上拉晶体管区；或者，所述第一区域为上拉晶体管区，所述第二区域为下拉晶体管区。
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