CN106328691A - 半导体结构的形成方法 - Google Patents
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Abstract
一种半导体结构的形成方法，包括：提供表面具有隔离层、以及相邻的第一鳍部和第二鳍部的衬底，隔离层表面低于第一鳍部和第二鳍部的顶部表面，第一鳍部包括相对的第一侧壁和第二侧壁，第二侧壁到第二鳍部侧壁的最小距离小于第一侧壁到第二鳍部侧壁的最小距离；在隔离层表面、第二鳍部和第一鳍部表面形成第一掩膜层，第一掩膜层暴露出第一鳍部的第一侧壁、以及覆盖第一侧壁的部分隔离层；以第一掩膜层为掩膜，在隔离层内掺杂第一阻挡离子；进行退火工艺，使隔离层内的第一阻挡离子向第一鳍部内扩散。以所述半导体结构形成的鳍式场效应晶体管性能改善，所述鳍式场效应晶体管之前的失配问题减少。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。
背景技术
静态随机存储器(Static Random Access Memory，SRAM)作为存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于电脑、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。
静态随机存储器的存储单元包括4T(晶体管)结构和6T(晶体管)结构。对于6T静态随机存储器的尺寸单元来说，包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3以及第四NMOS晶体管N4。其中，所述P1和P2为上拉晶体管；所述N1和N2为下拉晶体管；所述N3和N4为传输晶体管。
随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，产生漏电流，最终影响半导体器件的电学性能。
为了克服晶体管的短沟道效应，抑制漏电流，现有技术将鳍式场效应晶体管(Fin FET)引入静态随机存储器。鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和介质层，所述介质层覆盖部分所述鳍部的侧壁，且介质层表面低于鳍部顶部；位于介质层表面、以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
然而，随着静态随机存储器内的元件密度提高、尺寸缩小，静态随机存储器内的鳍式场效应晶体管性能和稳定性也随之下降。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，以所述半导体结构形成的鳍式场效应晶体管性能改善，所述鳍式场效应晶体管之前的失配问题减少。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底表面具有隔离层、以及相邻的第一鳍部和第二鳍部，所述隔离层位于部分第一鳍部和第二鳍部的侧壁表面，且所述隔离层的表面低于所述第一鳍部和第二鳍部的顶部表面，所述第一鳍部包括第一侧壁、以及与第一侧壁相对的第二侧壁，所述第二侧壁到第二鳍部侧壁的最小距离小于第一侧壁到第二鳍部侧壁的最小距离；在所述隔离层表面、第二鳍部的侧壁和顶部表面、以及第一鳍部的部分侧壁和顶部表面形成第一掩膜层，所述第一掩膜层暴露出所述第一鳍部的第一侧壁、以及覆盖所述第一侧壁的部分隔离层；以所述第一掩膜层为掩膜，在所述隔离层内掺杂第一阻挡离子；进行退火工艺，使所述隔离层内的第一阻挡离子向第一鳍部内扩散，在第一鳍部内形成第一阻挡区。
可选的，在所述隔离层内掺杂第一阻挡离子的工艺为离子注入工艺。
可选的，所述离子注入工艺的参数包括：注入物为硼离子，注入能量为5Kev～40Kev，注入剂量为1.0E13atoms/cm2～5E14atoms/cm2。
可选的，所述第一阻挡离子包括P型离子或N型离子。
可选的，所述第一阻挡离子包括N型离子，所述N型离子为硼离子或铟离子。
可选的，所述第二鳍部包括第三侧壁、以及与第三侧壁相对的第四侧壁，所述第三侧壁到第一鳍部侧壁的最小距离小于第四侧壁到第一鳍部侧壁的最小距离。
可选的，还包括：在所述隔离层内掺杂第一阻挡离子之后，去除所述第一掩膜层；在所述隔离层表面、第一鳍部的侧壁和顶部表面、以及第二鳍部的部分侧壁和顶部表面形成第二掩膜层，所述第二掩膜层暴露出所述第二鳍部的第四侧壁、以及覆盖所述第四侧壁的部分隔离层；以所述第二掩膜层为掩膜，在所述隔离层内掺杂第二阻挡离子；进行退火工艺，使所述隔离层内的第二阻挡离子向第二鳍部内扩散，在第二鳍部内形成第二阻挡区。
可选的，所述第二阻挡离子包括P型离子或N型离子。
可选的，所述第二阻挡离子的导电类型与第一阻挡离子的导电类型相反。
可选的，还包括：所述第一鳍部和第二鳍部的顶部表面具有第三掩膜层。
可选的，所述第一鳍部和第二鳍部的形成步骤包括：提供基底；在所述基底表面形成第三掩膜层，所述第三掩膜层覆盖需要形成第一鳍部和第二鳍部的对应区域；以所述第三掩膜层为掩膜，刻蚀所述基底，形成所述衬底、以及位于衬底表面的第一鳍部和第二鳍部。
可选的，所述隔离层的形成步骤包括：在所述衬底、第一鳍部和第二鳍部表面形成隔离膜；平坦化所述隔离膜直至暴露出所述第三掩膜层表面为止；在所述平坦化工艺之后，回刻蚀所述隔离膜，形成隔离层，所述隔离层的表面低于所述第一鳍部和第二鳍部的顶部表面。
可选的，所述隔离膜的材料为氧化硅；所述隔离膜的形成工艺为流体化学气相沉积工艺。
可选的，所述第三掩膜层包括氮化硅层。
可选的，所述第三掩膜层还包括位于第一鳍部和第二鳍部顶部表面的氧化硅层，所述氮化硅层位于所述氧化硅层表面。
可选的，还包括：在所述隔离层内掺杂第一阻挡离子之后，去除所述第一掩膜层；在形成所述第一阻挡区之后，形成横跨所述第一鳍部和第二鳍部的栅极结构，所述栅极结构覆盖所述第一鳍部和第二鳍部的部分侧壁和部分部表面；在所述栅极结构两侧的第一鳍部内形成第一源区和第一漏区；在所述栅极结构两侧的第二鳍部内形成第二源区和第二漏区。
可选的，所述第一源区和第一漏区的导电类型与第一阻挡区的导电类型相反。
可选的，所述栅极结构包括伪栅极层，所述伪栅极层的材料为多晶硅。
可选的，所述栅极结构包括栅介质层、以及位于栅介质层表面的栅极层；所述栅介质层的材料为氧化硅；所述栅极层的材料为多晶硅。
可选的，所述第一鳍部与第二鳍部相互平行；所述第一侧壁与第二侧壁相互平行，且所述第二侧壁朝向所述第二鳍部。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的方法中，所述第一掩膜层覆盖所述第二鳍部的侧壁和顶部表面、相邻第一鳍部和第二鳍部之间的隔离层表面以及部分第一鳍部的侧壁和顶部表面，使得所述第一掩膜层仅暴露出所述第一鳍部的第一侧壁以及与第一侧壁相接触的部分隔离层。以所述第一掩膜层为掩膜，在所述隔离层内掺杂第一阻挡离子时，所述第一阻挡离子能够进行掺杂入与第一鳍部的第一侧壁相接触的部分隔离层内，因此所述第一阻挡离子自第一侧壁向第一鳍部内扩散。由于所述第一鳍部的第二侧墙与第二鳍部相邻，而所述第一侧墙与所述第二侧墙相对，因此自第一侧壁扩散进入第一鳍部的第一阻挡离子难以穿过第一鳍部向第二鳍部内扩散。从而，避免了掺杂入第一鳍部内的第一阻挡离子的损伤，提高了第一鳍部内形成的第一阻挡区防止第一鳍部底部发生穿通现象的能力。因此，以所述第一鳍部和第二鳍部形成的晶体管的失配现象得以抑制，所形成的半导体器件的性能改善。
进一步，在所述隔离层内掺杂第一阻挡离子的工艺为离子注入工艺。由于所述离子注入工艺在所述隔离层内注入第一阻挡离子，避免了直接向第一鳍部注入离子的步骤，所述离子注入工艺对第一鳍部的损伤较小，有利于提高第一鳍部所形成的晶体管性能。
进一步，所述第一鳍部和第二鳍部的顶部表面具有第三掩膜层，在所述隔离层内掺杂第一阻挡离子时，所述第一鳍部的顶部表面由所述第三掩膜层保护，能够避免所述第一鳍部的顶部表面受到损伤。
附图说明
图1至图3是本发明实施例的一种在鳍部内掺杂防穿通离子的过程的剖面结构示意图；
图4至图9是本发明实施例的半导体结构的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，随着静态随机存储器内的元件密度提高、尺寸缩小，静态随机存储器内的鳍式场效应晶体管性能和稳定性也随之下降。
经过研究发现，随着静态随机存储器的尺寸减小、元件密度提高，用于构成静态随机存储器的鳍式场效应晶体管的尺寸也相应减小，则用于形成鳍式场效应晶体管的鳍部尺寸缩小。而鳍部尺寸缩小，形成于鳍部内的源区和漏区的掺杂离子更易向鳍部的底部区域扩散，所述掺杂离子容易在鳍部的底部区域发生短接，从而容易在所述鳍部的底部区域引起穿通现象，使得鳍部的底部区域容易产生漏电流。其中，鳍部的底部区域指的是鳍部与介质层表面齐平的位置至半导体衬底表面的区域。
为了抑制鳍部底部的穿通问题，一种方法是在鳍部齐平于介质层表面的位置注入防穿通离子。然而，由于所述注入所述防穿通离子的位置较鳍部顶部的距离较大，则注入所述防穿通离子的能量较高，在鳍部内注入所述防穿通离子时，容易造成鳍部侧壁和顶部表面的损伤。为了克服上述问题，本发明实施例提出了一种在鳍部内掺杂防穿通离子的方法，如图1至图3所示。
请参考图1，提供衬底100，所述衬底100表面具有相邻的第一鳍部101和第二鳍部102，所述衬底100表面具有介质层103，所述介质层103覆盖部分第一鳍部101和第二鳍部102的侧壁表面，且所述介质层103表面低于第一鳍部101和第二鳍部102的顶部表面，所述第一鳍部101和第二鳍部102的顶部表面具有掩膜层104。
请参考图2，在所述第二鳍部102的侧壁和顶部表面形成光刻胶层105；以所述光刻胶层105为掩膜，采用离子注入工艺在所述第一鳍部101周围的部分介质层103内掺杂防穿通离子。
请参考图3，采用退火工艺使介质层103内的防穿通离子向第一鳍部101内扩散。
所述第一鳍部101用于形成NMOS晶体管，所述第二鳍部102用于形成PMOS晶体管。后续在所述第一鳍部101内形成的源区和漏区内的掺杂离子为N型离子，例如硼离子，则在所述介质层103内注入的防穿通离子为P型离子，当所述防穿通离子扩散入第一鳍部101之后，能够防止源区和漏区内的N型离子向第一鳍部101的底部区域扩散。由于所述离子注入工艺向所述第一鳍部101周围介质层103内注入防穿通离子，所述离子注入工艺的注入方向垂直于所述衬底100表面，且所述离子注入工艺的能量较小，所述离子注入工艺不会损伤第一鳍部101的侧壁表面。而所述第一鳍部101的顶部表面具有掩膜层104，所述掩膜层104能够在所述离子注入工艺中，保护所述第一鳍部101的顶部表面，因此，所述第一鳍部101的侧壁和顶部表面不会受到离子注入工艺的损伤。
然而，由于所述介质层103内的P型的防穿通离子需要通过退火工艺向第一鳍部101内扩散，而P型的防穿通离子(例如硼离子)的迁移能力较强，则掺杂于相邻第一鳍部101和第二鳍部102之间的介质层103内的防穿通离子能够同时向所述第一鳍部101和第二鳍部102方向扩散，导致所述第二鳍部102内也掺杂有P型的防穿通离子。由于所述第二鳍部102用于形成PMOS晶体管，所述P型的防穿通离子会导致PMOS晶体管的性能下降，后续需要向第二鳍部102内注入更多的N型防穿通离子。而且，由于所述P型的防穿通离子还会向第二鳍部102内扩散，导致扩散进入第一鳍部101的P型的防穿通离子损失。因此，容易造成所形成的PMOS晶体管和NMOS晶体管之间发生失配。
此外，随着元件密度的提高，所述第一鳍部101和第二鳍部102之间的距离较小，而所述光刻胶层105的边缘需要位于所述第一鳍部101和第二鳍部102之间，因此，所述光刻胶层105的形成难度提高，所述光刻胶层105的尺寸以及边缘形貌需要精确控制。
为了解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底表面具有隔离层、以及相邻的第一鳍部和第二鳍部，所述隔离层位于部分第一鳍部和第二鳍部的侧壁表面，且所述隔离层的表面低于所述第一鳍部和第二鳍部的顶部表面，所述第一鳍部包括第一侧壁、以及与第一侧壁相对的第二侧壁，所述第二侧壁到第二鳍部侧壁的最小距离小于第一侧壁到第二鳍部侧壁的最小距离；在所述隔离层表面、第二鳍部的侧壁和顶部表面、以及第一鳍部的部分侧壁和顶部表面形成第一掩膜层，所述第一掩膜层暴露出所述第一鳍部的第一侧壁、以及覆盖所述第一侧壁的部分隔离层；以所述第一掩膜层为掩膜，在所述隔离层内掺杂第一阻挡离子；进行退火工艺，使所述隔离层内的第一阻挡离子向第一鳍部内扩散，在第一鳍部内形成第一阻挡区。
其中，所述第一掩膜层覆盖所述第二鳍部的侧壁和顶部表面、相邻第一鳍部和第二鳍部之间的隔离层表面以及部分第一鳍部的侧壁和顶部表面，使得所述第一掩膜层仅暴露出所述第一鳍部的第一侧壁以及与第一侧壁相接触的部分隔离层。以所述第一掩膜层为掩膜，在所述隔离层内掺杂第一阻挡离子时，所述第一阻挡离子能够进行掺杂入与第一鳍部的第一侧壁相接触的部分隔离层内，因此所述第一阻挡离子自第一侧壁向第一鳍部内扩散。由于所述第一鳍部的第二侧墙与第二鳍部相邻，而所述第一侧墙与所述第二侧墙相对，因此自第一侧壁扩散进入第一鳍部的第一阻挡离子难以穿过第一鳍部向第二鳍部内扩散。从而，避免了掺杂入第一鳍部内的第一阻挡离子的损伤，提高了第一鳍部内形成的第一阻挡区防止第一鳍部底部发生穿通现象的能力。因此，以所述第一鳍部和第二鳍部形成的晶体管的失配现象得以抑制，所形成的半导体器件的性能改善。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图9是本发明实施例的半导体结构的形成过程的剖面结构示意图。
请参考图4，提供基底210；在所述基底210表面形成第三掩膜层211。
所述基底210为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等。本实施例中，所述基底210的材料为单晶硅。后续通过刻蚀所述基底210能够形成衬底以及位于衬底表面的第一鳍部和第二鳍部。
在一实施例中，所述基底还能够为绝缘体上半导体衬底，所述绝缘体上半导体衬底包括：衬底、位于衬底表面的绝缘层、位于绝缘层表面的半导体层。所述第三掩膜层形成于所述半导体层表面，后续通过刻蚀所述半导体层形成第一鳍部和第二鳍部。
在另一实施例中，所述基底包括衬底以及形成于衬底表面的半导体层，后续形成的第一鳍部和第二鳍部通过刻蚀所述半导体层形成。所述衬底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等；所述衬底的选择不受限制，能够选取适于工艺需求或易于集成的衬底材料。所述半导体层的形成工艺为选择性外延沉积工艺；所述半导体层的材料为硅、锗、碳化硅或硅锗，后续形成的第一鳍部和第二鳍部的材料不受限制，能够满足特定的工艺需求，且所述半导体层的厚度能够通过外延工艺进行控制，从而控制所形成的第一鳍部和第二鳍部的高度。
所述第三掩膜层211覆盖需要形成第一鳍部和第二鳍部的对应区域，用于作为后续刻蚀形成第一鳍部和第二鳍部的掩膜。在本实施例中，所述第三掩膜层211还能够在后续于隔离层内掺杂第一阻挡离子和第二阻挡离子时，用于保护第一鳍部和第二鳍部的顶部表面。
本实施例中，所述第三掩膜层211包括氮化硅层，所述氮化硅层具有较高的硬度，足以保护第一鳍部和第二鳍部表面。所述第三掩膜层211还包括位于基底210表面的氧化硅层，所述氮化硅层位于所述氧化硅层表面；所述氧化硅层用于增强所述氮化硅层和基底210之间的结合强度。
所述第三掩膜层211的形成步骤包括：在所述基底210表面形成第三掩膜材料膜；在所述第三掩膜材料膜表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀所述第三掩膜材料膜直至暴露出基底210表面为止，形成第三掩膜层211。其中，所述第三掩膜材料膜包括氧化硅膜以及位于氧化硅膜表面的氮化硅膜；所述氧化硅膜和氮化硅膜的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述氧化硅膜还能够采用热氧化工艺或湿法氧化工艺形成。所述图形化的光刻胶层通过涂布工艺以及曝光显影工艺形成。刻蚀所述第三掩膜材料膜的工艺为各向异性的干法刻蚀工艺。
为了缩小所后续形成的第一鳍部和第二鳍部尺寸、以及相邻第一鳍部之间或相邻第二鳍部之间的距离，所述第三掩膜层211还能够采用多重图形化掩膜工艺形成。所述多重图形化掩膜工艺包括：自对准双重图形化(Self-alignedDouble Patterned，SaDP)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned，SaDDP)工艺。
在一实施例中，所述第三掩膜层211的形成工艺为自对准双重图形化工艺，包括：在基底表面沉积牺牲膜；在所述牺牲膜表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀所述牺牲膜直至暴露出基底表面为止，形成牺牲层，并去除光刻胶层；在基底和牺牲层表面沉积第三掩膜材料膜；回刻蚀所述第三掩膜材料膜直至暴露出牺牲层和基底表面为止，在牺牲层两侧的基底表面形成第三掩膜层；在所述回刻蚀工艺之后，去除所述牺牲层。
请参考图5，以所述第三掩膜层211为掩膜，刻蚀所述基底210(如图4所示)，形成所述衬底200、以及位于衬底200表面的第一鳍部201和第二鳍部202；在所述衬底200表面形成隔离层203，所述隔离层203位于部分第一鳍部201和第二鳍部202的侧壁表面，且所述隔离层203的表面低于所述第一鳍部201和第二鳍部202的顶部表面。
刻蚀所述基底210的工艺为各向异性的干法刻蚀工艺；通过刻蚀基底210，能够在基底210内形成沟槽，位于所述沟槽底部的部分基底210形成衬底，位于相邻沟槽之间基底210形成第一鳍部201和第二鳍部202。
所形成的第一鳍部201和第二鳍部202的侧壁垂直于衬底200表面或相对于衬底200表面倾斜；当所述第一鳍部201和第二鳍部202的侧壁相对于衬底200表面倾斜时，所述第一鳍部210和第二鳍部202的顶部尺寸小于底部尺寸。
所述各向异性的干法刻蚀工艺的参数包括：刻蚀气体包括SF6、CHCl3、SiCl4、Cl2、HBr、CF4、CHF3中的一种或多种，载气包括惰性气体，刻蚀气体的流量为50sccm～100sccm，载气的流量为100sccm～1000sccm，功率大于100W，偏置电压大于10V。
所形成的第一鳍部201和第二鳍部202的顶部表面具有第三掩膜层211，所述第三掩膜层211能够在后续在隔离层内掺杂第一阻挡离子或第二阻挡离子时，保护第一鳍部201和第二鳍部202的顶部表面免受损伤。
在本实施例中，所述第一鳍部201用于形成NMOS晶体管，所述第二鳍部202用于形成PMOS晶体管，且所述NMOS晶体管作为SRAM器件的下拉晶体管，所述PMOS晶体管作为SRAM器件的上拉晶体管。
所述第一鳍部201和第二鳍部202相邻设置且平行排列，后续形成的栅极结构能够横跨于所述第一鳍部201和第二鳍部202表面，从而能够提高元件集成度，减小SRAM器件的尺寸。在本实施例中，相邻第一鳍部201和第二鳍部202之间的距离为50纳米～60纳米；且所述第一鳍部201和第二鳍部202的宽度为13纳米～20纳米。
所述第一鳍部201包括第一侧壁221、以及与第一侧壁221相对的第二侧壁222，所述第二侧壁222到第二鳍部202侧壁的最小距离小于第一侧壁221到第二鳍部202侧壁的最小距离。在本实施例中，所述第一侧壁221和第二侧壁222相互平行，且所述第一鳍部201与第二鳍部202相互平行，则所述第二侧壁222为朝向所述第二鳍部202的侧壁，且所述第二侧壁222平行于第二鳍部202的侧壁。
所述第二鳍部202包括第三侧壁223、以及与第三侧壁223相对的第四侧壁224，所述第三侧壁223到第一鳍部201侧壁的最小距离小于第四侧壁224到第一鳍部201侧壁的最小距离。在本实施例中，所述第三侧壁223和第四侧壁224相互平行，且所述第一鳍部201与第二鳍部202相互平行，则所述第三侧壁223为朝向所述第一鳍部201的侧壁，且所述第三侧壁223平行于第二侧壁222的侧壁。
所述隔离层203的形成步骤包括：在所述衬底200、第一鳍部201和第二鳍部202表面形成隔离膜；平坦化所述隔离膜直至暴露出所述第三掩膜层211表面为止；在所述平坦化工艺之后，回刻蚀所述隔离膜，形成隔离层203，所述隔离层203的表面低于所述第一鳍部201和第二鳍部202的顶部表面。
在本实施例中，所述隔离膜的材料为氧化硅；所述隔离膜的形成工艺为流体化学气相沉积(FCVD)工艺；所述流体化学气相沉积工艺包括：反应物包括氧气等离子体、硅源气体(例如SiH4)、载气(例如氮气、氢气或惰性气体)；首先，在反应温度低于100摄氏度，压力为0.1托～10托，晶圆温度为0摄氏度～150摄氏度的状态下，在衬底200表面沉积形成流体氧化硅材料，所述流体的氧化硅材料能够优先进入相邻第一鳍部201和第二鳍部202之间，并使第一鳍部201和第二鳍部202之间的沟槽被填充满；之后，进行热退火，去除氧化硅材料中的氢氧键，以排出水分，形成固态的氧化硅；所述热退火的气体包括氮气、氩气或氦气，退火温度为300摄氏度～1000摄氏度。
在其它实施例中，所述隔离层的材料还能够为氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)、超低K介质材料(介电常数小于2.5)中的一种或多种组合。
请参考图6，在所述隔离层203表面、第二鳍部202的侧壁和顶部表面、以及第一鳍部201的部分侧壁和顶部表面形成第一掩膜层204，所述第一掩膜层204暴露出所述第一鳍部201的第一侧壁221、以及覆盖所述第一侧壁221的部分隔离层203。
所述第一掩膜层204作为后续在隔离层203内掺杂第一阻挡离子的掩膜，所述第一阻挡离子用于在第一鳍部201内形成第一阻挡区，所述第一阻挡区能够在后续形成于第一鳍部201内的第一源区和第一漏区之间进行隔离，防止第一鳍部201内的第一源区和第一漏区之间发生穿通现象。
所述第一掩膜层204除了覆盖所述第二鳍部202的侧壁和顶部表面之外，还填充于相邻第一鳍部201和第二鳍部202之间的沟槽内，并且覆盖所述第一鳍部201朝向第二鳍部202的第二侧壁222，使得所述第一掩膜层204仅暴露出第一鳍部201第一侧壁221以及与所述第一侧壁221相接触的部分隔离层203表面；后续仅在所述与第一侧壁221相接触的隔离层203内掺杂第一阻挡离子，使得所述第一阻挡离子能够自所述第一侧壁221扩散进入所述第一鳍部201。
由于所述第一鳍部201的第二侧壁222朝向所述第二鳍部202，而所述第一侧壁221平行于第二侧壁222，即所述第一侧壁221位于与第二侧壁222相对一侧，所述第一侧壁221到第二鳍部202的最小距离大于所述第二侧壁222到第二鳍部202的最小距离。由于后续掺杂的第一阻挡离子自所述第一侧壁221扩散进入所述第一鳍部201，则所述第一阻挡离子扩散至第二鳍部202的路径距离增长，使得第一阻挡离子难以穿过所述第一鳍部201并进入所述第二鳍部202内。从而，能够减少后续掺杂的第一阻挡离子的所述，保证后续以第一鳍部201形成的NMOS晶体管的性能稳定；而且，所述第一阻挡离子不会扩散进入第二鳍部202，使得后续以第二鳍部202形成的PMOS晶体管的性能稳定；而且，以第一鳍部201形成的NMOS晶体管和以第二鳍部202形成的PMOS之间的失配现象得以抑制。
所述第一掩膜层204包括图形化的光刻胶层；所述图形化的光刻胶层的形成步骤包括：在所述隔离层203、第一鳍部201和第二鳍部202表面涂布光刻胶膜；对所述光刻胶膜进行曝光显影工艺，去除部分光刻胶膜，以形成图形化的光刻胶层。
所述第一掩膜层204覆盖所述第二鳍部202的侧壁和顶部表面、以及相邻第一鳍部201和第二鳍部202之间的沟槽，相较于掩膜层仅覆盖第二鳍部202侧壁和顶部表面的情况，所述第一掩膜层204覆盖的区域面积更大，使得形成所述第一掩膜层204的工艺难度降低，所述第一掩膜层204的形状和位置更易精确控制。
在一实施例中，所述第一掩膜层204还包括底层抗反射层，所述底层抗反射层的表面平坦；在所述底层抗反射层表面形成所述图形化层的光刻胶层；所述底层抗反射层的材料为不透光材料。
请参考图7，以所述第一掩膜层204为掩膜，在所述隔离层203内掺杂第一阻挡离子。
由于所述第一掩膜层204暴露出所述第一鳍部201的第一侧壁221、以及与所述第一侧壁221相接触的部分隔离层203，所述第一阻挡离子掺杂入所述与第一侧壁221接触的隔离层203内；后续通过退火工艺，能够驱动所述隔离层203内的第一阻挡离子扩散进入第一鳍部201，且所述第一阻挡离子能够向第一鳍部201的顶部迁移，从而在第一鳍部201内形成第一阻挡区；所述第一阻挡区能够用于在第一鳍部201内形成沟道区的位置、以及第一鳍部201的底部区域进行隔离，避免后续形成的第一源区和第一漏区之间因离子扩散发生短接，抑制第一鳍部201内穿通现象产生。
在所述隔离层203内掺杂第一阻挡离子的工艺为离子注入工艺；所述离子注入工艺的参数包括：注入物为硼离子，注入能量为5Kev～40Kev，注入剂量为1.0E13atoms/cm2～5E14atoms/cm2；其中，所述硼离子由BF2气体离子化形成。在其他实施例中，所述硼离子还能够由其它含硼气体离子化形成。
由于所述离子注入工艺用于在所述隔离层203内掺杂第一阻挡离子，因此，所述离子注入深度无需过大，即所述离子注入的离子无需具有较高能量，则所述离子注入工艺对于第一鳍部201的第一侧壁221的损伤较小。而且，由于所述离子注入工艺用于在所述隔离层203内掺杂第一阻挡离子，因此所述离子注入工艺注入方向垂直于所述衬底200表面，因此所述离子注入工艺对第一侧壁221的损伤较小。此外，由于所述第一鳍部201的顶部表面具有第三掩膜层211，在所述离子注入工艺过程中，所述第三掩膜层211能够保护所述第一鳍部201的顶部表面。
在本实施例中，所述第一鳍部201用于形成NMOS晶体管，后续在所述第一鳍部201内形成的第一源区和第一漏区内的掺杂离子为N型离子，而所述第一阻挡离子用于形成隔离第一源区和第一漏区的第一阻挡区，则所述第一阻挡离子与所述第一源区和第一漏区内的掺杂离子导电类型相反；本实施例中，所述第一阻挡离子为P型离子。在其它实施例中，所述第一鳍部201用于形成PMOS晶体管，第一鳍部202用于形成NMOS晶体管则所述第一阻挡离子为N型离子。
在本实施例中，所述第一阻挡离子为硼离子，所述离子注入工艺的气体为含硼气体，例如BF2。由于硼离子的粒子尺寸较小，因此硼离子的迁移能力较强。由于所述硼离子自所述第一鳍部202的第一侧壁221扩散进入第一鳍部201内，而所述第一侧壁221到第二鳍部202的最小距离大于所述第二侧壁222到第二鳍部202的最小距离，使得所述第一阻挡离子扩散至第二鳍部202的路径距离增长，所述第一阻挡离子难以穿过所述第一鳍部201进入所述第二鳍部202内。由此避免了第二鳍部202受到所述第一阻挡离子污染的问题，不仅避免了第一阻挡离子的损失，而且后续无需在第二鳍部202内掺杂更多第二阻挡离子以抵消第一阻挡离子。此外，所述第一阻挡离子还能够为铟离子。
在另一实施例中，在所述隔离层203内掺杂第一阻挡离子之后，去除所述第一掩膜层204；在所述隔离层203表面、第一鳍部201的侧壁和顶部表面、以及第二鳍部202的部分侧壁和顶部表面形成第二掩膜层，所述第二掩膜层暴露出所述第二鳍部202的第四侧壁224、以及覆盖所述第四侧壁224的部分隔离层203；以所述第二掩膜层为掩膜，在所述隔离层203内掺杂第二阻挡离子。
所述第二鳍部202用于形成PMOS晶体管，后续在所述第二鳍部202内形成的第二源区和第二漏区内的掺杂离子为P型离子，而所述第二阻挡离子用于形成隔离第二源区和第二漏区的第二阻挡区，则所述第二阻挡离子与所述第二源区和第二漏区内的掺杂离子导电类型相反，且所述第二阻挡离子的导电类型与第一阻挡离子的导电类型相反，所述第二阻挡离子为N型离子。在其它实施例中，所述第二鳍部202用于形成NMOS晶体管，第二鳍部202用于形成PMOS晶体管则所述第二阻挡离子为P型离子。
请参考图8，进行退火工艺，使所述隔离层203内的第一阻挡离子向第一鳍部201内扩散，在第一鳍部201内形成第一阻挡区。
所述退火工艺能够为快速热退火(RTA)；所述快速热退火工艺的参数包括：退火温度为950℃～1200℃，时间为5秒～20秒。在其它实施例中，所述退火工艺还能够为激光退火或尖峰退火等。
所述退火工艺用于驱动第一阻挡离子向第一鳍部201内扩散，使得第一阻挡离子能够扩散入第一鳍部201自隔离层203表面至衬底200表面的区域内。而且，所述退火工艺能够驱动第一阻挡离子向第一鳍部201的顶部迁移，使得第一阻挡离子能够在第一鳍部201内用于形成沟道区的位置进行隔离；因此，所形成的第一阻挡区高于所述隔离层203表面。
在后续于所述第一鳍部201内形成第一源区和第一漏区之后，所述第一源区和第一漏区之间具有第一阻挡区隔离，能够避免所述第一源区和第一漏区内的掺杂离子因相互扩散而发生短接。而且，所述第一鳍部201自隔离层203表面至衬底200表面的区域内也具有第一阻挡区隔离，能够避免所述第一源区和第一漏区内的掺杂离子在所述第一鳍部201的底部因扩散而发生短接，从而避免了第一鳍部201内发生底部穿通效应。
由于所述第一阻挡离子由所述第一侧墙221扩散进入第一鳍部201，所述第一阻挡离子扩散至第二鳍部202的距离较大，所述第一阻挡离子难以扩散至第二鳍部202，从而减少了进入第一鳍部201内的第一阻挡离子的损伤，并减少了第二鳍部202受到的污染。由此能够防止第一鳍部201所形成的NMOS晶体管与第二鳍部202所形成的PMOS晶体管之间发生失配。
在另一实施例中，在所述退火工艺中，所述隔离层203内的第二阻挡离子向第二鳍部202内扩散，在第二鳍部202内形成第二阻挡区。
请参考图9，在所述隔离层203内掺杂第一阻挡离子之后，去除所述第一掩膜层204(如图8所示)和第三掩膜层211(如图8所示)；在形成所述第一阻挡区之后，形成横跨所述第一鳍部201和第二鳍部202的栅极结构205，所述栅极结构205覆盖所述第一鳍部201和第二鳍部202的部分侧壁和部分部表面。
所述栅极结构205包括位于隔离层203表面、第一鳍部201的侧壁和顶部表面、以及第二鳍部202的侧壁和顶部表面的栅介质层、位于栅介质层表面的栅极层、以及位于栅介质层和栅极层侧壁表面的侧墙。
在本实施例中，所述栅介质层的材料为氧化硅；所述栅极层的材料为多晶硅；所述栅极结构205为伪栅极结构，后续需要去除所述栅极层，并以高k栅介质层以及金属栅替代。在另一实施例中，所述栅极结构直接用于形成晶体管。
在本实施例中，在形成第一源区、第一漏区、第二源区和第二漏区之后，还包括：在所述隔离层203表面、第一鳍部201和第二鳍部202的侧壁和顶部表面形成介质层，所述介质层与栅极结构205的顶部表面齐平；去除所述栅极层206，在所述介质层内形成开口；在所述开口内形成高k栅介质层；在所述高k栅介质层表面形成填充满所述开口的金属栅。
在形成所述栅极结构205之后，还包括：在所述栅极结构205两侧的第一鳍部201内形成第一源区和第一漏区；在所述栅极结构205两侧的第二鳍部202内形成第二源区和第二漏区。在本实施例中，所述第一鳍部201用于形成NMOS晶体管，在所述第一源区和第一漏区内掺杂N型离子；所述第一源区和第一漏区的导电类型与第一阻挡区的导电类型相反，所述第一阻挡区能够用于防止第一源区和第一漏区内的掺杂离子相互扩散。所述第二鳍部202用于形成PMOS晶体管，在所述第二源区和第二漏区内掺杂P型离子。
综上，本实施例中，所述第一掩膜层覆盖所述第二鳍部的侧壁和顶部表面、相邻第一鳍部和第二鳍部之间的隔离层表面以及部分第一鳍部的侧壁和顶部表面，使得所述第一掩膜层仅暴露出所述第一鳍部的第一侧壁以及与第一侧壁相接触的部分隔离层。以所述第一掩膜层为掩膜，在所述隔离层内掺杂第一阻挡离子时，所述第一阻挡离子能够进行掺杂入与第一鳍部的第一侧壁相接触的部分隔离层内，因此所述第一阻挡离子自第一侧壁向第一鳍部内扩散。由于所述第一鳍部的第二侧墙与第二鳍部相邻，而所述第一侧墙与所述第二侧墙相对，因此自第一侧壁扩散进入第一鳍部的第一阻挡离子难以穿过第一鳍部向第二鳍部内扩散。从而，避免了掺杂入第一鳍部内的第一阻挡离子的损伤，提高了第一鳍部内形成的第一阻挡区防止第一鳍部底部发生穿通现象的能力。因此，以所述第一鳍部和第二鳍部形成的晶体管的失配现象得以抑制，所形成的半导体器件的性能改善。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底表面具有隔离层、以及相邻的第一鳍部和第二鳍部，所述隔离层位于部分第一鳍部和第二鳍部的侧壁表面，且所述隔离层的表面低于所述第一鳍部和第二鳍部的顶部表面，所述第一鳍部包括第一侧壁、以及与第一侧壁相对的第二侧壁，所述第二侧壁到第二鳍部侧壁的最小距离小于第一侧壁到第二鳍部侧壁的最小距离；
在所述隔离层表面、第二鳍部的侧壁和顶部表面、以及第一鳍部的部分侧壁和顶部表面形成第一掩膜层，所述第一掩膜层暴露出所述第一鳍部的第一侧壁、以及覆盖所述第一侧壁的部分隔离层；
以所述第一掩膜层为掩膜，在所述隔离层内掺杂第一阻挡离子；
进行退火工艺，使所述隔离层内的第一阻挡离子向第一鳍部内扩散，在第一鳍部内形成第一阻挡区。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述隔离层内掺杂第一阻挡离子的工艺为离子注入工艺。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述离子注入工艺的参数包括：注入物为硼离子，注入能量为5 Kev～40 Kev，注入剂量为1.0E13 atoms/cm2～5E14 atoms/cm2。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一阻挡离子包括P型离子或N型离子。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第一阻挡离子包括N型离子，所述N型离子为硼离子或铟离子。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二鳍部包括第三侧壁、以及与第三侧壁相对的第四侧壁，所述第三侧壁到第一鳍部侧壁的最小距离小于第四侧壁到第一鳍部侧壁的最小距离。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，还包括：在所述隔离层内掺杂第一阻挡离子之后，去除所述第一掩膜层；在所述隔离层表面、第一鳍部的侧壁和顶部表面、以及第二鳍部的部分侧壁和顶部表面形成第二掩膜层，所述第二掩膜层暴露出所述第二鳍部的第四侧壁、以及覆盖所述第四侧壁的部分隔离层；以所述第二掩膜层为掩膜，在所述隔离层内掺杂第二阻挡离子；进行退火工艺，使所述隔离层内的第二阻挡离子向第二鳍部内扩散，在第二鳍部内形成第二阻挡区。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第二阻挡离子包括P型离子或N型离子。
9.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第二阻挡离子的导电类型与第一阻挡离子的导电类型相反。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：所述第一鳍部和第二鳍部的顶部表面具有第三掩膜层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第一鳍部和第二鳍部的形成步骤包括：提供基底；在所述基底表面形成第三掩膜层，所述第三掩膜层覆盖需要形成第一鳍部和第二鳍部的对应区域；以所述第三掩膜层为掩膜，刻蚀所述基底，形成所述衬底、以及位于衬底表面的第一鳍部和第二鳍部。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，所述隔离层的形成步骤包括：在所述衬底、第一鳍部和第二鳍部表面形成隔离膜；平坦化所述隔离膜直至暴露出所述第三掩膜层表面为止；在所述平坦化工艺之后，回刻蚀所述隔离膜，形成隔离层，所述隔离层的表面低于所述第一鳍部和第二鳍部的顶部表面。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述隔离膜的材料为氧化硅；所述隔离膜的形成工艺为流体化学气相沉积工艺。
14.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第三掩膜层包括氮化硅层。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述第三掩膜层还包括位于第一鳍部和第二鳍部顶部表面的氧化硅层，所述氮化硅层位于所述氧化硅层表面。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在所述隔离层内掺杂第一阻挡离子之后，去除所述第一掩膜层；在形成所述第一阻挡区之后，形成横跨所述第一鳍部和第二鳍部的栅极结构，所述栅极结构覆盖所述第一鳍部和第二鳍部的部分侧壁和部分部表面；在所述栅极结构两侧的第一鳍部内形成第一源区和第一漏区；在所述栅极结构两侧的第二鳍部内形成第二源区和第二漏区。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述第一源区和第一漏区的导电类型与第一阻挡区的导电类型相反。
18.如权利要求16所述的半导体结构的形成方法，其特征在于，所述栅极结构包括伪栅极层，所述伪栅极层的材料为多晶硅。
19.如权利要求16所述的半导体结构的形成方法，其特征在于，所述栅极结构包括栅介质层、以及位于栅介质层表面的栅极层；所述栅介质层的材料为氧化硅；所述栅极层的材料为多晶硅。
20.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一鳍部与第二鳍部相互平行；所述第一侧壁与第二侧壁相互平行，且所述第二侧壁朝向所述第二鳍部。
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