CN106571298A - 半导体结构的形成方法 - Google Patents
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Abstract
一种半导体结构的形成方法，包括：提供衬底，所述衬底表面具有鳍部；在所述鳍部的侧壁表面形成外延层，所述外延层内具有掺杂离子；在所述衬底表面形成隔离层，所述隔离层位于部分外延层表面，且所述隔离层的表面低于所述鳍部的顶部表面；去除高于所述隔离层表面的外延层；在去除高于所述隔离层表面的外延层之后，进行退火工艺，使外延层内的掺杂离子扩散入所述鳍部内，形成防穿通区。所形成的半导体结构内的缺陷减少，以所述半导体结构形成的器件性能提高。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，产生漏电流，最终影响半导体器件的电学性能。
为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件。鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和介质层，所述介质层覆盖部分所述鳍部的侧壁，且介质层表面低于鳍部顶部；位于介质层表面、以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
然而，随着半导体器件的尺寸不断缩小，鳍式场效应晶体管的制造工艺受到了挑战，难以保证鳍式场效应晶体管的性能稳定。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，所形成的半导体结构内的缺陷减少，以所述半导体结构形成的器件性能提高。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底表面具有鳍部；在所述鳍部的侧壁表面形成外延层，所述外延层内具有掺杂离子；在所述衬底表面形成隔离层，所述隔离层位于部分外延层表面，且所述隔离层的表面低于所述鳍部的顶部表面；去除高于所述隔离层表面的外延层；在去除高于所述隔离层表面的外延层之后，进行退火工艺，使外延层内的掺杂离子扩散入所述鳍部内，形成防穿通区。
可选的，所述衬底包括第一区域和第二区域，所述衬底的第一区域和第二区域表面分别具有鳍部。
可选的，还包括：在形成所述外延层之前，在所述衬底和鳍部表面形成第一衬垫层；去除第一区域的鳍部侧壁表面的第一衬垫层；在去除第一区域的鳍部表面的第一衬垫层之后，以所述第一衬垫层为掩膜，在第一区域的鳍部侧壁表面形成外延层；在第一区域的外延层表面、第一衬垫层表面和鳍部的顶部形成第二衬垫层；去除第二区域鳍部侧壁表面的第二衬垫层和第一衬垫层；以所述第二衬垫层为掩膜，在第二区域的鳍部侧壁表面形成外延层；在第二区域形成外延层之后，去除第一衬垫层和第二衬垫层。
可选的，所述第一衬垫层的材料为氧化硅；所述第一衬垫层的形成工艺为氧化工艺。
可选的，在所述第一区域的衬底和鳍部内形成第一阱区，所述第一阱区内具有第一类型离子；在所述第二区域的衬底和鳍部内形成第二阱区，所述第二阱区内具有第二类型离子。
可选的，所述第一区域外延层内的掺杂离子为第一类型离子；所述第二区域外延层内的掺杂离子为第二类型离子。
可选的，所述第一类型离子为P型离子，所述第二类型离子为N型离子；或者，所述第一类型离子为N型离子，所述第二类型离子为P型离子。
可选的，在形成所述外延层之前，所述鳍部的顶部表面具有掩膜层；在形成所述外延层之后，去除所述掩膜层。
可选的，所述外延层的形成工艺为选择性外延沉积工艺；采用原位掺杂工艺在所述外延层内掺杂所述掺杂离子。
可选的，所述外延层的材料为单晶硅、多晶硅或非晶硅。
可选的，所述外延层内的掺杂离子浓度为1E15atoms/cm3～1E23atoms/cm3。
可选的，所述隔离层的形成步骤包括：在所述衬底和外延层表面形成隔离膜；平坦化所述隔离膜；在平坦化所述隔离膜之后，回刻蚀所述隔离膜直至暴露出鳍部顶部表面以及部分外延层表面，形成隔离层。
可选的，所述隔离层的材料为氧化硅；所述隔离膜的形成工艺为流体化学气相沉积工艺。
可选的，所述流体化学气相沉积工艺的温度小于或等于600℃。
可选的，去除高于所述隔离层表面的外延层的工艺为湿法刻蚀工艺。
可选的，所述退火工艺为快速热退火；所述退火工艺的参数包括：温度为950℃～1100℃，退火时间为5秒～20秒。
可选的，所述外延层还位于鳍部周围的部分衬底表面。
可选的，还包括：在所述退火工艺之后，形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分侧壁和顶部表面；在所述栅极结构两侧的鳍部内形成源区和漏区。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的形成方法中，在形成隔离层之前在鳍部侧壁表面形成所述外延层，并且在形成隔离层之后去除高于隔离层表面的外延层，即所述外延层仅位于靠近鳍部底部的侧壁表面；在退火工艺之后，所述掺杂离子向鳍部靠近底部的区域内扩散，从而能够使所形成的防穿通区位于鳍部内靠近底部到区域内。所述外延层内具有掺杂离子，通过退火工艺能够驱动所述掺杂离子向鳍部内扩散，以此形成防穿通区；通过驱动所述外延层内的掺杂离子向鳍部内扩散来形成防穿通区，能够避免鳍部表面受到离子注入工艺的损伤，以此减少鳍部内的缺陷，有利于减少鳍部内的漏电流，使所形成的鳍式场效应晶体管的性能改善。
进一步，所述外延层的形成工艺为选择性外延沉积工艺，并采用原位掺杂工艺在所述外延层内掺杂所述掺杂离子。采用选择性外延沉积工艺形成的外延层中，能够掺杂的掺杂离子的浓度范围较大，所述浓度范围在所述外延层内的掺杂离子浓度为1E15atoms/cm3～1E23atoms/cm3之间，使得所形成的防穿通区内的掺杂离子的浓度可调可控，以适应不同的器件或工艺制程。而且，采用选择性外延沉积工艺形成的外延层厚度较薄，更易于驱动掺杂离子向鳍部内扩散，能够使所形成的防穿通区内的掺杂离子分布更均匀。
进一步，采用选择性外延沉积工艺形成的外延层材料单晶硅、多晶硅或非晶硅，当所述掺杂离子浓度越高时，所述外延层材料为非晶硅，当所述外延层内的掺杂离子浓度越低时，所述外延层材料为单晶硅。
附图说明
图1至图11是本发明实施例的半导体结构的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，随着半导体器件的尺寸不断缩小，鳍式场效应晶体管的制造工艺受到了挑战，难以保证鳍式场效应晶体管的性能稳定。
经过研究发现，由于鳍式场效应晶体管的源区和漏区形成于鳍部内，而随着鳍部尺寸不断缩小，所述源区和漏区内的掺杂离子在横向或纵向上均会发生扩散，所述掺杂离子更易向鳍部的底部区域扩散，且使得源区和漏区在鳍部的底部区域发生短接，从而容易在所述鳍部的底部区域引起穿通现象(punch through)，使得鳍部的底部区域容易产生漏电流。
为了克服所述底部穿通现象，一种方法是在鳍部内进行防穿通注入，在所述源区和漏区底部之间的区域内注入反型离子，以隔离源区和漏区底部。然而，由于源区和漏区底部到鳍部顶部的距离较大，则所述防穿通注入的深度也较大，使得所述防穿通注入容易对鳍部表面和内部造成注入损伤，尤其是在靠近鳍部顶部的区域内会产生大量损伤缺陷。所述缺陷会在鳍部内形成电荷陷阱，造成鳍部内的漏电流增加，则所形成的鳍式场效应晶体管的性能降低。
为了解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底表面具有鳍部；在所述鳍部的侧壁表面形成外延层，所述外延层内具有掺杂离子；在所述衬底表面形成隔离层，所述隔离层位于部分外延层表面，且所述隔离层的表面低于所述鳍部的顶部表面；去除高于所述隔离层表面的外延层；在去除高于所述隔离层表面的外延层之后，进行退火工艺，使外延层内的掺杂离子扩散入所述鳍部内，形成防穿通区。
其中，在形成隔离层之前在鳍部侧壁表面形成所述外延层，并且在形成隔离层之后去除高于隔离层表面的外延层，即所述外延层仅位于靠近鳍部底部的侧壁表面；在退火工艺之后，所述掺杂离子向鳍部靠近底部的区域内扩散，从而能够使所形成的防穿通区位于鳍部内靠近底部到区域内。所述外延层内具有掺杂离子，通过退火工艺能够驱动所述掺杂离子向鳍部内扩散，以此形成防穿通区；通过驱动所述外延层内的掺杂离子向鳍部内扩散来形成防穿通区，能够避免鳍部表面受到离子注入工艺的损伤，以此减少鳍部内的缺陷，有利于减少鳍部内的漏电流，使所形成的鳍式场效应晶体管的性能改善。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图11是本发明实施例的半导体结构的形成过程的剖面结构示意图。
请参考图1，提供衬底200，所述衬底200表面具有鳍部201。
在本实施例中，所述衬底200包括第一区域210和第二区域220；所述第一区域210和第二区域220的衬底200表面分别具有1个或多个鳍部201。所述第一区域210用于形成P型鳍式场效应晶体管；所述第二区域220用于形成N型鳍式场效应晶体管。在其它实施例中，所述第一区域210用于形成N型鳍式场效应晶体管；所述第二区域220用于形成P型鳍式场效应晶体管。
在本实施例中，所述鳍部201的顶部表面具有掩膜层202，所述掩膜层202作为刻蚀形成鳍部201的掩膜，而且所述掩膜层202还能够在后续形成介质层的过程中，用于保护鳍部201的顶部表面。在其它实施例中，所述鳍部201的顶部表面还能够不具有掩膜层202。
在本实施例中，所述鳍部201和衬底200通过刻蚀半导体基底形成。所述鳍部201的形成步骤包括：提供半导体基底；在所述半导体基底的部分表面形成掩膜层202；以所述掩膜层202为掩膜，刻蚀所述半导体基底，形成所述衬底200以及位于衬底200表面的鳍部201。
在一实施例中，所述半导体基底为硅衬底、锗衬底和硅锗衬底。在本实施例中，所述半导体基底为单晶硅衬底，即所述鳍部201和衬底200的材料为单晶硅。
所述掩膜层202的形成步骤包括：在所述半导体基底表面形成掩膜材料膜；在所述掩膜材料膜表面形成图形化层；以图形化层为掩膜刻蚀所述掩膜材料膜直至暴露出半导体基底表面为止，形成所述掩膜层202。
在一实施例中，所述图形化层为图形化的光刻胶层，所述图形化层采用涂布工艺和光刻工艺形成。在另一实施例中，为了缩小所述鳍部201的特征尺寸、以及相邻鳍部201之间的距离，所述图形化层采用多重图形化掩膜工艺形成。所述多重图形化掩膜工艺包括：自对准双重图形化(Self-alignedDouble Patterned，SaDP)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned，SaDDP)工艺。
在一实施例中，所述图形化层的形成工艺为自对准双重图形化工艺，包括：在掩膜材料膜表面沉积牺牲膜；在所述牺牲膜表面形成图形化的光刻胶层；以所述光刻胶层为掩膜，刻蚀所述牺牲膜直至暴露出掩膜材料膜表面为止，形成牺牲层，并去除光刻胶层；在掩膜材料膜和牺牲层表面沉积图形化膜；回刻蚀所述图形化膜直至暴露出牺牲层和掩膜材料膜表面为止，在牺牲层两侧的半导体基底表面形成图形化层；在所述回刻蚀工艺之后，去除所述牺牲层。
刻蚀所述半导体基底的工艺为各向异性的干法刻蚀工艺。所述鳍部201的侧壁相对于衬底200的表面垂直或倾斜，且当所述鳍部201的侧壁相对于衬底200表面倾斜时，所述鳍部201的底部尺寸大于顶部尺寸。在本实施例中，所述鳍部201的侧壁相对于衬底200表面倾斜。
在另一实施例中，所述半导体基底包括衬底以及位于衬底表面的半导体层；所述鳍部通过刻蚀形成于衬底表面的半导体层形成；所述半导体层采用选择性外延沉积工艺形成于所述衬底表面。所述衬底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等；所述半导体层的材料为硅、锗、碳化硅或硅锗。所述衬底和半导体层的选择均不受限制，能够选取适于工艺需求或易于集成的衬底、以及适于鳍部的材料。而且，所述半导体层的厚度能够通过外延工艺进行控制，从而精确控制所形成的鳍部的高度。
在本实施例中，还包括：在所述第一区域210的衬底200和鳍部201内形成第一阱区，所述第一阱区内具有第一类型离子；在所述第二区域220的衬底200和鳍部201内形成第二阱区，所述第二阱区内具有第二类型离子。
在本实施例中，所述第一类型离子为N型离子，所述第二类型离子为P型离子。在其它实施例中，所述第一类型离子为P型离子，所述第二类型离子为N型离子。
在本实施例中，所述第一阱区和第二阱区在刻蚀所述半导体基底之前形成。所述第一阱区和第二阱区的形成步骤包括：提供半导体基底，所述半导体基底包括第一区域210和第二区域220；在所述半导体基底的第一区域210表面形成第一图形化层；以所述第一图形化层为掩膜，采用离子注入工艺在所述半导体基底的第二区域220内形成第二阱区；在形成所述第一阱区之后，去除第一图形化层；在去除第一图形化层之后，在所述半导体基底的第二区域220表面形成第二图形化层；以所述第二图形化层为掩膜，采用离子注入工艺在所述半导体基底的第一区域210内形成第一阱区。
在刻蚀所述半导体基底之后，所述半导体基底的第一区域成为衬底200的第一区域210；且所述第一阱区位于第一区域210的衬底200和鳍部201内。所述半导体基底的第二区域成为衬底200的第二区域220；且所述第二阱区位于第二区域220的衬底200和鳍部201内。
在另一实施例中，所述第一阱区和第二阱区在形成所述衬底200和鳍部201之后，采用离子注入工艺形成。
请参考图2，在所述衬底200和鳍部201表面形成第一衬垫层203。
在本实施例中，所述第一衬垫层203的材料为氧化硅；所述第一衬垫层203的形成工艺为氧化工艺；所述第一衬垫层203的厚度为5纳米～50纳米。所述氧化工艺包括原位蒸汽生成(In-Situ Steam Generation，简称ISSG)工艺、去耦等离子体氧化(Decoupled Plasma Oxidation，简称DPO)工艺、自由基氧化(Radical Oxidation)工艺或湿法氧化工艺。
在本实施例中，所述第一衬垫层203的形成工艺为原位蒸汽生成工艺；所述原位蒸汽生成工艺的参数包括：温度为700℃～1200℃，气体包括氢气和氧气，氧气流量为1slm～50slm，氢气流量为1slm～10slm，时间为20秒钟～10分钟。所述原位蒸汽生成工艺形成的第一衬垫层203具有良好的阶梯覆盖能力，能够使所形成的第一衬垫层203紧密地覆盖于鳍部201的侧壁表面，而且所形成的第一衬垫层203的厚度均匀。
通过形成所述第一衬垫层203，能够修复所述衬底200和鳍部201表面在前序刻蚀工艺及离子注入工艺过程中受到的损伤。而且，后续去除第二区域220的第一衬垫层203之后，所述第一衬垫层203还能够作为在第一区域210形成外延层的掩膜。在本实施例中，所述掩膜层202的侧壁和顶部表面也形成所述第一衬垫层203。
请参考图3，去除第一区域210的鳍部201侧壁表面的第一衬垫层203。
暴露出所述第一区域210的鳍部201侧壁之后，后续能够采用外延沉积工艺在鳍部201侧壁表面形成外延层。在本实施例中，还去除第一区域210鳍部201周围的部分衬底200表面、以及掩膜层202表面的第一衬垫层203，即后续的外延层还形成于第一区域210的部分衬底200表面。
去除第一区域210鳍部201侧壁表面的第一衬垫层203的步骤包括：在所述第一衬垫层203表面形成第三图形化层，所述第三图形化层暴露出第一区域210的鳍部201和掩膜层202表面的第一衬垫层203、以及所述鳍部201周围衬底200表面的部分第一衬垫层203；以所述第三图形化层为掩膜，刻蚀所述第一衬垫层203，直至暴露出第一区域210的鳍部201表面、以及所述鳍部201周围的部分衬底200表面；在刻蚀所述第一衬垫层203之后，去除所述第三图形化层。
所述第三图形化层包括图形化的光刻胶层，在所述图形化的光刻胶层与所述第一衬垫层203之间还能够形成抗反射层。刻蚀所述第三图形化层的工艺能够为各向同性的干法刻蚀工艺或湿法刻蚀工艺。所述各向同性的干法刻蚀工艺能够为SiCoNi刻蚀工艺；所述SiCoNi刻蚀工艺各向刻蚀速率均匀，能够速率均匀地去除位于鳍部201侧壁表面以及衬底200表面的第一衬垫层203，而且能够使鳍部201侧壁表面和衬底200表面的损伤较小。所述湿法刻蚀工艺的刻蚀液为氢氟酸溶液；所述湿法刻蚀工艺各向速率均一，而且选择性较高，对鳍部201侧壁表面和衬底200表面的损伤较小。
在刻蚀所述第一衬垫层203之后，所述第一衬垫层203能够作为后续形成外延层的掩膜。
请参考图4，在去除第一区域210的鳍部201表面的第一衬垫层203之后，以所述第一衬垫层203为掩膜，在第一区域210的鳍部201侧壁表面形成外延层204，所述外延层204内具有掺杂离子。
所述外延层204用于在后续工艺中向所述鳍部201内靠近底部的区域扩散所述掺杂离子，以便在鳍部201内靠近底部的区域内形成防穿通区。
在本实施例中，所述第一区域210外延层204内的掺杂离子为第一类型离子，所述外延层204内的掺杂离子类型与第一阱区内的掺杂离子类型相同。在本实施例中，所述第一类型离子为N型离子，所述第一区域210的外延层204内具有磷离子或砷离子。
所述外延层204的形成工艺为选择性外延沉积工艺；在所述选择性外延沉积工艺中，采用原位掺杂工艺在所述外延层204内掺杂所述掺杂离子。在本实施例中，所形成的外延层204的材料为单晶硅、多晶硅或非晶硅。
在本实施例中，由于鳍部201的顶部表面具有掩膜层202，而采用选择性外延沉积工艺形成的外延层204以半导体材料表面为种子层进行生长，因此所述鳍部201的顶部表面不形成所述外延层204。
形成所述第一区域210的外延层204的选择性外延沉积工艺的参数包括：温度为500摄氏度～800摄氏度，气压为1托～100托，工艺气体包括硅源气体(SiH4或SiH2Cl2)，所述硅源气体的流量为1标准毫升/分钟～1000标准毫升/分钟，所述工艺气体还包括HCl和H2，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H2的流量为0.1标准升/分钟～50标准升/分钟。在所述选择性外延沉积工艺过程中，在工艺气体中加入磷源气体或砷源气体(例如AsCl3或AsH3)，以实现在外延层204内原位掺杂第一类型离子。
由于硅材料的固溶度(solubility)较高，则在所形成的外延层204内，第一类型离子的掺杂浓度范围较大，所述第一类型离子在外延层204内的原子百分比浓度范围较大；因此，能够更自由地调节所述外延层204内第一类型离子的掺杂浓度。由此，更易对后续向鳍部201内扩散的第一类型离子浓度进行调控，使后续所形成的防穿通区内的第一类型离子掺杂浓度能够符合预设值，使所形成的鳍式场效应晶体管的性能更稳定。
在本实施例中，所述第一区域210外延层204内的掺杂离子浓度为1E15atoms/cm3～1E23 atoms/cm3。所述外延层204的厚度为1纳米～3纳米，在本实施例中为1纳米。
其中，当所述外延层204内的第一类型离子的原子百分比浓度范围大于50％时，所述外延层204的材料为非晶硅；当所述外延层204内的第一类型离子的原子百分比浓度范围大于20％、小于或等于50％时，所述外延层204的材料为多晶硅；当所述外延层204内的第一类型离子的原子百分比浓度小于或等于20％时，所述外延层204的材料为单晶硅。
此外，在所述第一类型离子的掺杂浓度范围较大的基础上，所形成的外延层204厚度较薄，从而后续更易驱动所述外延层204内的第一类型离子向鳍部201内扩散，不仅能够减少后去驱动掺杂离子扩散的热预算，还能够提高鳍部201内所形成的防穿通区内的掺杂离子浓度，以提高所形成的防穿通区的防穿通能力。
请参考图5，在第一区域210的外延层204表面、第一衬垫层203表面和鳍部201的顶部形成第二衬垫层205。
所述第二衬垫层205用于作为后续在第二区域220形成外延层的掩膜。所述第二衬垫层205的材料与所述第一区域210的外延层204材料不同；所述第二衬垫层205的材料为氧化硅、氮化硅或氮氧化硅；所述第二衬垫层205的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
在本实施例中，所述第二衬垫层205的材料为氧化硅；所述第二衬垫层205的形成工艺为原子层沉积工艺；所述第二衬垫层205的厚度为5纳米～50纳米。
采用原子层沉积工艺形成的第二衬垫层205具有良好的阶梯覆盖能力，所述第二衬垫层205能够与鳍部201侧壁表面的外延层204或第一衬垫层203紧密贴合，且所形成的第二衬垫层205的厚度均匀，有利于在后续与第二区域220形成外延层204时保持图形稳定性、且对第一区域210的外延层204具有足够大的保护能力。
请参考图6，去除第二区域220鳍部201侧壁表面的第二衬垫层205和第一衬垫层203。
在本实施例中，还去除第二区域220鳍部201周围的部分衬底200表面、以及掩膜层202表面的第二衬垫层205，即后续的外延层204还形成于第二区域220的部分衬底200表面。
去除第二区域210鳍部201侧壁表面的第一衬垫层203和第二衬垫层205的步骤包括：在所述第二衬垫层205表面形成第四图形化层，所述第四图形化层暴露出第二区域220的鳍部201和掩膜层202表面、以及所述鳍部201周围的部分衬底200表面的第二衬垫层205；以所述第四图形化层为掩膜，刻蚀所述第二衬垫层205和第一衬垫层203，直至暴露出第二区域220的鳍部201表面、以及所述鳍部201周围的部分衬底200表面；在刻蚀所述第二衬垫层205和第一衬垫层203之后，去除所述第四图形化层。
所述第四图形化层包括图形化的光刻胶层，在所述图形化的光刻胶层与所述第二衬垫层205之间还能够形成抗反射层。刻蚀所述第四图形化层的工艺能够为各向同性的干法刻蚀工艺或湿法刻蚀工艺。所述各向同性的干法刻蚀工艺能够为SiCoNi刻蚀工艺；所述湿法刻蚀工艺的刻蚀液为氢氟酸溶液。
在刻蚀所述第二衬垫层205和第一衬垫层203之后，所述第二衬垫层205能够作为后续形成外延层的掩膜。
请参考图7，以所述第二衬垫层205为掩膜，在第二区域220的鳍部201侧壁表面形成外延层204，所述外延层204内具有掺杂离子。
在本实施例中，所述第二区域220外延层204内的掺杂离子为第二类型离子，所述外延层204内的掺杂离子类型与第二阱区内的掺杂离子类型相同。在本实施例中，所述第二类型离子为P型离子，所述第二区域220的外延层204内具有硼离子或铟离子。
所述外延层204的形成工艺为选择性外延沉积工艺；在所述选择性外延沉积工艺中，采用原位掺杂工艺在所述外延层204内掺杂所述掺杂离子。在本实施例中，所形成的外延层204的材料为单晶硅、多晶硅或非晶硅。
在本实施例中，由于鳍部201的顶部表面具有掩膜层202，而采用选择性外延沉积工艺形成的外延层204以半导体材料表面为种子层进行生长，因此所述鳍部201的顶部表面不形成所述外延层204。
形成所述第二区域220的外延层204的选择性外延沉积工艺的参数包括：温度为500摄氏度～800摄氏度，气压为1托～100托，工艺气体包括硅源气体(SiH4或SiH2Cl2)，所述硅源气体的流量为1标准毫升/分钟～1000标准毫升/分钟，所述工艺气体还包括HCl和H2，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H2的流量为0.1标准升/分钟～50标准升/分钟。在所述选择性外延沉积工艺过程中，在工艺气体中加入硼源气体(例如BF3)或铟源气体，以实现在外延层204内原位掺杂第二类型离子。
由于硅材料的固溶度(solubility)较高，则在所形成的外延层204内，第二类型离子的掺杂浓度范围较大，所述第二类型离子在外延层204内的原子百分比浓度范围较大；因此，能够更自由地调节所述外延层204内第二类型离子的掺杂浓度。由此，更易对后续向鳍部201内扩散的第二类型离子浓度进行调控，使后续所形成的防穿通区内的第二类型离子掺杂浓度能够符合预设值，使所形成的鳍式场效应晶体管的性能更稳定。在本实施例中，所述第二区域220外延层204内的掺杂离子浓度为1E15atoms/cm3～1E23atoms/cm3。
其中，当所述外延层204内的第二类型离子的原子百分比浓度范围大于50％时，所述外延层204的材料为非晶硅；当所述外延层204内的第二类型离子的原子百分比浓度范围大于20％、小于或等于50％时，所述外延层204的材料为多晶硅；当所述外延层204内的第二类型离子的原子百分比浓度小于或等于20％时，所述外延层204的材料为单晶硅。
此外，在所述第二类型离子的掺杂浓度范围较大的基础上，还能够形成厚度较薄的外延层204，从而后续更易驱动所述外延层204内的第二类型离子向鳍部201内扩散，不仅能够减少后去驱动掺杂离子扩散的热预算，还能够提高鳍部201内所形成的防穿通区内的掺杂离子浓度，以提高所形成的防穿通区的防穿通能力。
后续在所述衬底200表面形成隔离层，所述隔离层位于部分外延层204表面，且所述隔离层的表面低于所述鳍部201的顶部表面。
请参考图8，在所述衬底200和外延层204表面形成隔离膜230。
在本实施例中，在第二区域220形成外延层204之后，去除第一衬垫层203(如图7所示)和第二衬垫层205(如图7所示)。
在本实施例中，所述隔离膜230的材料为氧化硅；所述隔离膜230的形成工艺为流体化学气相沉积工艺(FCVD，Flowable Chemical VaporDeposition)。在其它实施例中，所述隔离膜230还能够采用其它化学气相沉积工艺或物理气相沉积工艺形成；所述其它化学气相沉积工艺包括等离子体增强化学气相沉积工艺(PECVD)或高深宽比化学气相沉积工艺(HARP)。在另一实施例中，所述隔离膜230还能够采用先采用流体化学气相沉积工艺、后采用高密度等离子沉积(High Density Plasma，简称HDP)工艺形成。
在本实施例中，所述流体化学气相沉积工艺的步骤包括：在所述衬底200、外延层204和掩膜层202表面形成前驱介质膜；进行退火工艺，使前驱介质膜固化，形成所述隔离膜230。
所述前驱介质膜的材料为含硅的可流动材料；所述可流动材料能够为含Si-H键、Si-N键和Si-O键中的一种或多种聚合的聚合体。所述前驱介质膜的形成工艺参数包括：工艺温度为60℃～70℃，本实施例中为65℃。
所述流体化学气相沉积工艺中的退火工艺能够为湿法退火工艺或干法退火工艺；所述退火工艺的参数包括：温度小于或等于600℃，退火气体包括H2、O2、N2、Ar和He中的一种或多种组合，退火时间为5秒～1分钟。其中，当退火气体包括H2和O2时，所述退火工艺为湿法退火工艺。
由于形成所述前驱介质膜以及退火工艺的温度均较低，因此，在形成所述隔离膜230的过程中，所述外延层204内的掺杂离子不易受热驱动二向鳍部201内扩散；从而避免了外延层204内的掺杂离子扩散入鳍部201内靠近顶部的区域内，以此保证后续形成的防扩散区位于鳍部201内靠近底部的区域内，而所述鳍部201靠近顶部的区域内能够形成源区和漏区。
请参考图9，平坦化所述隔离膜230；在平坦化所述隔离膜230之后，回刻蚀所述隔离膜230直至暴露出鳍部201顶部表面以及部分外延层204表面，形成隔离层231。
需要说明的是，在形成所述外延层204之后，去除所述掩膜层202(如图8所示)。在本实施例中，在回刻蚀所述隔离膜230之后，去除所述掩膜层202；去除所述掩膜层202的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺对鳍部201的顶部表面损伤较小。
所述平坦化工艺为化学机械抛光工艺(CMP)；在本实施例中，所述化学机械抛光工艺以所述掩膜层202作为停止层。
回刻蚀所述隔离膜230的工艺为各向同性的干法刻蚀工艺、各向异性的干法刻蚀工艺或湿法刻蚀工艺。在本实施例中，所述回刻蚀工艺为各向同性的干法刻蚀工艺；所述各向同性的干法刻蚀工艺为SiCoNi工艺。
所述SiCoNi工艺在各个方向上的刻蚀速率均匀，易于深入相邻鳍部201之间进行刻蚀，即使相邻鳍部201之间的沟槽深宽比较大，也能够使刻蚀后形成的隔离层231表面平坦。
所述SiCoNi刻蚀工艺的参数包括：功率10W～100W，频率小于100kHz，刻蚀温度为40摄氏度～80摄氏度，压强为0.5托～50托，刻蚀气体包括NH3、NF3、He，其中，NH3的流量为0sccm～500sccm，NF3的流量为20sccm～200sccm，He的流量为400sccm～1200sccm，NF3与NH3的流量比为1:20～5:1。
请参考图10，去除高于所述隔离层231表面的外延层204。
在去除高于隔离层231表面的外延层之后，所述外延层204仅覆盖所述鳍部201靠近底部的部分侧壁，则所述外延层204内的掺杂离子仅向鳍部201靠近底部的区域内扩散。后续所形成的防穿通区位于鳍部201靠近底部的区域内，而高于隔离层231表面的部分鳍部201内用于形成源区和漏区；则所述防穿通区位于所述源区和漏区底部，以防止所述源区和漏区底部发生穿通。
去除高于所述隔离层231表面的外延层204的工艺为湿法刻蚀工艺或各向同性的干法刻蚀工艺。在本实施例中，去除高于所述隔离层231表面的外延层204的工艺为湿法刻蚀工艺。
在本实施例中，所述外延层204的材料为单晶硅、多晶硅或非晶硅，且第一区域210的外延层204内掺杂有第一类型离子，所述第二区域220的外延层204内掺杂有第二类型离子。所述湿法刻蚀工艺的刻蚀液为四甲基氢氧化铵(TMAH)溶液、氢氧化钾(KOH)、氢氧化钠(NaOH)、氢氧化锂(LiOH)或氨水(NH4OH)中的一种或多种组合。
由于所述外延层204的厚度较薄，而所述湿法刻蚀工艺的刻蚀速率较慢，从而能够对所述湿法刻蚀工艺的刻蚀厚度进行精确调控，以保证在完全去除所述外延层204的同时，不会过渡损耗鳍部201。
在本实施例中，所述外延层204的厚度为1纳米，所述湿法刻蚀工艺的刻蚀厚度为2纳米，所述湿法刻蚀还对鳍部201侧壁和顶部进行一定厚度的刻蚀，以保证完全去除所述外延层204。
请参考图11，在去除高于所述隔离层231表面的外延层204之后，进行退火工艺，使外延层204内的掺杂离子扩散入所述鳍部201内，形成防穿通区。
所述退火工艺为快速热退火；所述退火工艺的参数包括：温度为950℃～1100℃，退火时间为5秒～20秒。
所述退火工艺的温度能够驱动所述外延层204内的掺杂离子向所述鳍部201内扩散，使得被隔离层231覆盖的部分鳍部201内能够形成防穿通区。在本实施例中，在第一区域210的鳍部201内的防穿通区的掺杂离子为第一类型离子，即N型离子；在第二区域220的鳍部201内的防穿通区的掺杂离子为第二类型离子，即P型离子。
在本实施例中，在所述退火工艺之后，形成横跨所述鳍部201的栅极结构，所述栅极结构覆盖所述鳍部201的部分侧壁和顶部表面；在所述栅极结构两侧的鳍部201内形成源区和漏区。
所述鳍部201用于形成鳍式场效应晶体管，且所述鳍式场效应晶体管为高K金属栅结构(High K Metal Gate，HKMG)，所述鳍式场效应晶体管采用后栅(Gate Last)工艺形成。
所述栅极结构包括：位于鳍部201表面的伪栅氧化层、以及位于伪栅氧化层和隔离层表面的伪栅极层。所述伪栅氧化层的材料为氧化硅，形成工艺为热氧化工艺或原位蒸汽生成(ISSG，)工艺；所述伪栅极层的材料为多晶硅，形成工艺包括化学气相沉积工艺和化学机械抛光工艺。
所述栅极结构还能够包括位于伪栅氧化层和伪栅极层侧壁表面的侧墙。所述侧墙的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。所述侧墙用于定义源区和漏区与伪栅极层之间的相对位置。
在一实施例中，所述源区和漏区的形成步骤包括：在所述栅极结构两侧的鳍部201内形成开口；采用选择性外延沉积工艺在所述开口内形成应力层；在所述应力层内掺杂P型离子或N型离子。所述应力层的材料为碳化硅或硅锗。
在形成源区和漏区之后，还包括：在所述隔离层231和鳍部201表面形成层间介质层，所述层间介质层覆盖所述栅极结构的侧壁，且所述栅介质层暴露出所述伪栅极层；去除所述伪栅极层和伪栅氧化层，在层间介质层内形成栅极沟槽；在所述栅极沟槽的内壁表面形成栅介质层；在所述栅介质层表面形成填充满所述栅极沟槽的栅极层。其中，所述栅介质层的材料为高k介质材料(介电常数大于3.9)；所述栅极层的材料为金属，所述金属包括铜、钨、铝或银。
在一实施例中，所述栅介质层和鳍部201的侧壁和顶部表面之间还具有界面氧化层；所述界面氧化层的材料为氧化硅；所述界面氧化层的形成工艺能够为热氧化工艺；所述界面氧化层用于增强所述栅介质层与鳍部201表面之间的结合强度。
在其它实施例中，在所述栅极层和栅介质层之间，还能够形成功函数层、覆盖层(cap layer)和阻挡层(barrier layer)中的一种或多种组合。
综上，本实施例中，在形成隔离层之前在鳍部侧壁表面形成所述外延层，并且在形成隔离层之后去除高于隔离层表面的外延层，即所述外延层仅位于靠近鳍部底部的侧壁表面；在退火工艺之后，所述掺杂离子向鳍部靠近底部的区域内扩散，从而能够使所形成的防穿通区位于鳍部内靠近底部到区域内。所述外延层内具有掺杂离子，通过退火工艺能够驱动所述掺杂离子向鳍部内扩散，以此形成防穿通区；通过驱动所述外延层内的掺杂离子向鳍部内扩散来形成防穿通区，能够避免鳍部表面受到离子注入工艺的损伤，以此减少鳍部内的缺陷，有利于减少鳍部内的漏电流，使所形成的鳍式场效应晶体管的性能改善。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底表面具有鳍部；
在所述鳍部的侧壁表面形成外延层，所述外延层内具有掺杂离子；
在所述衬底表面形成隔离层，所述隔离层位于部分外延层表面，且所述隔离层的表面低于所述鳍部的顶部表面；
去除高于所述隔离层表面的外延层；
在去除高于所述隔离层表面的外延层之后，进行退火工艺，使外延层内的掺杂离子扩散入所述鳍部内，形成防穿通区。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底包括第一区域和第二区域，所述衬底的第一区域和第二区域表面分别具有鳍部。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，还包括：在形成所述外延层之前，在所述衬底和鳍部表面形成第一衬垫层；去除第一区域的鳍部侧壁表面的第一衬垫层；在去除第一区域的鳍部表面的第一衬垫层之后，以所述第一衬垫层为掩膜，在第一区域的鳍部侧壁表面形成外延层；在第一区域的外延层表面、第一衬垫层表面和鳍部的顶部形成第二衬垫层；去除第二区域鳍部侧壁表面的第二衬垫层和第一衬垫层；以所述第二衬垫层为掩膜，在第二区域的鳍部侧壁表面形成外延层；在第二区域形成外延层之后，去除第一衬垫层和第二衬垫层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第一衬垫层的材料为氧化硅；所述第一衬垫层的形成工艺为氧化工艺。
5.如权利要求2所述的半导体结构的形成方法，其特征在于，在所述第一区域的衬底和鳍部内形成第一阱区，所述第一阱区内具有第一类型离子；在所述第二区域的衬底和鳍部内形成第二阱区，所述第二阱区内具有第二类型离子。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第一区域外延层内的掺杂离子为第一类型离子；所述第二区域外延层内的掺杂离子为第二类型离子。
7.如权利要求5或6所述的半导体结构的形成方法，其特征在于，所述第一类型离子为P型离子，所述第二类型离子为N型离子；或者，所述第一类型离子为N型离子，所述第二类型离子为P型离子。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述外延层之前，所述鳍部的顶部表面具有掩膜层；在形成所述外延层之后，去除所述掩膜层。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述外延层的形成工艺为选择性外延沉积工艺；采用原位掺杂工艺在所述外延层内掺杂所述掺杂离子。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述外延层的材料为单晶硅、多晶硅或非晶硅。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述外延层内的掺杂离子浓度为1E15atoms/cm3～1E23atoms/cm3。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离层的形成步骤包括：在所述衬底和外延层表面形成隔离膜；平坦化所述隔离膜；在平坦化所述隔离膜之后，回刻蚀所述隔离膜直至暴露出鳍部顶部表面以及部分外延层表面，形成隔离层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述隔离层的材料为氧化硅；所述隔离膜的形成工艺为流体化学气相沉积工艺。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述流体化学气相沉积工艺的温度小于或等于600℃。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，去除高于所述隔离层表面的外延层的工艺为湿法刻蚀工艺。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述退火工艺为快速热退火；所述退火工艺的参数包括：温度为950℃～1100℃，退火时间为5秒～20秒。
17.如权利要求1所述的半导体结构的形成方法，其特征在于，所述外延层还位于鳍部周围的部分衬底表面。
18.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在所述退火工艺之后，形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分侧壁和顶部表面；在所述栅极结构两侧的鳍部内形成源区和漏区。
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