CN106486362A - 测试结构及其形成方法、测试方法 - Google Patents

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Abstract

一种测试结构及其形成方法、测试方法，所述测试结构包括：衬底，所述衬底包括相邻的加热区和测试区；位于所述加热区的衬底表面的第一栅极结构；位于所述测试区的衬底表面的第二栅极结构；位于所述第一栅极结构和第二栅极结构之间的衬底内的共源区；位于所述加热区内的衬底内的第一漏区，所述第一漏区和所述共源区分别位于所述第一栅极结两侧；位于所述测试区内的衬底内的第二漏区，所述第二漏区和所述共源区分别位于所述第二栅极结两侧。所述测试结构能够测试衬底自发热对于晶体管电性能的影响。

Description

测试结构及其形成方法、测试方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种测试结构及其形成方法、测试方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，产生漏电流，最终影响半导体器件的电学性能。
为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件。鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和介质层，所述介质层覆盖部分所述鳍部的侧壁，且介质层表面低于鳍部顶部；位于介质层表面、以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
然而，随着半导体器件的尺寸不断缩小，鳍部之间的距离渐小，导致鳍部之间的散热能力变差，而鳍部内的热量积聚容易引起鳍式场效应晶体管的性能变差。因此，获知鳍部内的热量与鳍式场效应晶体管性能之间关系成了判断可靠性的关键因素之一。
发明内容
本发明解决的问题是提供一种测试结构及其形成方法、测试方法，所述测试结构能够测试衬底自发热对于晶体管电性能的影响。
为解决上述问题，本发明提供一种测试结构的形成方法，包括：提供衬底，所述衬底包括相邻的加热区和测试区；在所述加热区的衬底表面形成第一栅极结构；在所述测试区的衬底表面形成第二栅极结构；在所述第一栅极结构和第二栅极结构之间的衬底内形成共源区；在所述加热区内的衬底内形成第一漏区，所述第一漏区和所述共源区分别位于所述第一栅极结两侧；在所述测试区内的衬底内形成第二漏区，所述第二漏区和所述共源区分别位于所述第二栅极结两侧。
可选的，所述第一栅极结构和所述第二栅极结构同时形成。
可选的，所述共源区、第一漏区和第二漏区同时形成。
可选的，所述第一栅极结构和第二栅极结构包括：位于衬底表面的栅介质层、以及位于栅介质层表面的栅极层。
可选的，所述栅介质层的材料为高k介质材料；所述栅极层的材料为金属和金属化合物中的一种或多种组合。
可选的，所述第一栅极结构和第二栅极结构的形成步骤包括：形成第一伪栅极结构和第二伪栅极结构，所述第一伪栅极结构位于加热区的衬底表面，所述第二伪栅极结构位于测试区的衬底表面，所述第一伪栅极结构和第二伪栅极结构包括伪栅极层；在衬底表面形成介质层，所述介质层暴露出所述伪栅极层；去除所述伪栅极层，在所述加热区的介质层内形成第一开口，在所述测试区的介质层内形成第二开口；在所述第一开口内形成第一栅极结构，在所述第二开口内形成第二栅极结构。
可选的，在形成所述第一栅极结构和第二伪栅极结构之后，形成所述介质层之前，形成所述第一漏区、第二漏区和共源区，所述共源区位于所述第一伪栅极结构和第二伪栅极结构之间的衬底内，所述第一漏区和所述共源区分别位于所述第一伪栅极结两侧，所述第二漏区和所述共源区分别位于所述第二伪栅极结两侧。
可选的，所述栅介质层的材料为氧化硅；所述栅极层的材料为多晶硅。
可选的，所述第一漏区、第二漏区和共源区在形成所述第一栅极结构和第二栅极结构之后形成。
可选的，所述第一栅极结构投影于衬底表面的图形尺寸小于第二栅极结构投影于衬底表面的图形尺寸。
可选的，所述第一漏区、第二漏区和共源区的形成步骤包括：在所述衬底内与第一漏区、第二漏区和共源区对应的区域形成凹槽；在所述凹槽内形成半导体层；在所述半导体层内掺杂离子。
可选的，所述半导体层的材料为硅、硅锗或碳化硅；所述掺杂离子为P型离子或N型离子。
可选的，所述半导体层的材料为硅锗时，所述掺杂离子为P型离子；所述半导体层的材料为碳化硅时，所述掺杂离子为N型离子。
可选的，所述衬底包括：基底、位于基底表面的鳍部、以及位于基底表面的隔离层，所述隔离层覆盖所述鳍部的部分侧壁，且所述隔离层的表面低于所述鳍部的顶部表面。
可选的，所述第一栅极结构和第二栅极结构横跨所述鳍部，且所述第一栅极结构和第二栅极结构覆盖所述鳍部的部分顶部和侧壁表面。
可选的，所述第一漏区、第二漏区和共源区位于所述鳍部内。
可选的，所述鳍部的数量大于或等于1；当所述鳍部的数量大于1时，若干鳍部平行排列，且所述第一栅极结构和第二栅极结构横跨若干平行排列鳍部。
相应的，本发明还提供一种采用上述任一项方法形成的测试结构，包括：衬底，所述衬底包括相邻的加热区和测试区；位于所述加热区的衬底表面的第一栅极结构；位于所述测试区的衬底表面的第二栅极结构；位于所述第一栅极结构和第二栅极结构之间的衬底内的共源区；位于所述加热区内的衬底内的第一漏区，所述第一漏区和所述共源区分别位于所述第一栅极结两侧；位于所述测试区内的衬底内的第二漏区，所述第二漏区和所述共源区分别位于所述第二栅极结两侧。
相应的，本发明还提供一种采用上述测试结构进行的测试方法，包括：在所述第一栅极结构和衬底内施加第一偏压，在所述第一漏区和共源区之间施加第二偏压，在所述第一栅极结构底部的衬底内形成沟道区，直至所述沟道区发热；在所述沟道区发热的状态下，在所述第二漏区、共源区、第二栅极结构、以及测试区的衬底进行电性测试。
可选的，在所述第二漏区和共源区之间测试饱和电流；在所述第二栅极结构和测试区的衬底之间测试阈值电压和亚阈值摆幅。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的形成方法中，所述第一栅极结构、第一漏区和共源区在加热区形成加热晶体管；所述第二栅极结构、第二漏区和共源区在测试区形成测试晶体管。当所述加热晶体管工作时，所述加热区的衬底会发热；当所述加热区的衬底发热后，对测试区的晶体管进行电性测试。由于所述加热晶体管和测试晶体管共同以所述共源区作为晶体管源极，因此所述加热晶体管和测试晶体管之间的距离较近，所述第一栅极结构和第二栅极结构之间的距离较近，即所述加热区的衬底和测试区的衬底紧邻；当所述加热区的衬底发热时，热量极易传递至测试区的衬底，因此，所述加热区的衬底温度和测试区的衬底温度相近或相同。因此，当所述加热区的衬底发热时，对所述测试晶体管进行电性测试，即能够获知衬底的温度对于晶体管电性能所产生的影响，继而通过制造工艺对晶体管的阈值电压或沟道区电流等性能做出调整。
进一步，所述第一栅极结构和所述第二栅极结构同时形成；所述共源区、第一漏区和第二漏区同时形成。即所述加热区和测试区的晶体管能够同时形成，使得所述测试结构的制造工艺简化。
进一步，所述第一栅极结构投影于衬底表面的图形尺寸小于第二栅极结构投影于衬底表面的图形尺寸。所述第一栅极结构投影于衬底表面的图形尺寸较小，即所述第一栅极结构与衬底之间的接触面积较小，则位于第一栅极结构底部的衬底内的沟道区长度较小，所述第一栅极结构底部的沟道区内容易产生大电流，使得所述第一栅极结构底部的沟道区更易发热，从而使加热区的衬底能够快速发热。所述第二栅极结构投影于衬底表面的图形尺寸较大，则所述第二栅极结构形成的晶体管阈值电压和饱和电流较大；在对所述第二栅极结构形成的晶体管进行测试时，易于获得阈值电压或饱和电流相对于衬底温度变化而产生的较大的变化量，从而能够获得更为明确的测试结果。
进一步，所述衬底包括：基底、位于基底表面的鳍部、以及位于基底表面的隔离层，所述隔离层覆盖所述鳍部的部分侧壁，且所述隔离层的表面低于所述鳍部的顶部表面；所述加热区和测试区形成的晶体管为鳍式场效应晶体管。所形成的测试结构能够在鳍部难以散热的情况下，在测试区检测晶体管在鳍部积聚大量热量时的电性能变化。
本发明的结构中，所述第一栅极结构、第一漏区和共源区在加热区构成加热晶体管；所述第二栅极结构、第二漏区和共源区在测试区构成测试晶体管。当所述加热晶体管工作时，所述加热区的衬底会发热；当所述加热区的衬底发热后，对测试区的晶体管进行电性测试。由于所述加热晶体管和测试晶体管共同材料所述共源区作为晶体管源极，因此所述加热晶体管和测试晶体管之间的距离较近，所述第一栅极结构和第二栅极结构之间的距离较近，即所述加热区的衬底和测试区的衬底紧邻；当所述加热区的衬底发热时，热量极易传递至测试区的衬底，因此，所述加热区的衬底温度和测试区的衬底温度相近或相同。因此，当所述加热区的衬底发热时，对所述测试晶体管进行电性测试，即能够获知衬底的温度对于晶体管电性能所产生的影响，继而通过制造工艺对晶体管的阈值电压或沟道区电流等性能做出调整。
本发明的测试方法中，在所述第一栅极结构和衬底内施加第一偏压，在所述第一漏区和共源区之间施加第二偏压，从而使所述第一栅极结构底部的衬底内的沟道区开启，所述沟道区内产生电流，所述加热区的沟道区自发热。由于所述测试区和加热区尽量，加热区的衬底内的沟道区自发热极易使得测试区的衬底也被加热。从而，在所述沟道区发热的状态下，分别在所述第二漏区、共源区、第二栅极结构、以及测试区的衬底一端进行电性测试，以获得测试区晶体管的各种电学测试相对于测试区衬底温度而产生的相应变化。
附图说明
图1是本发明实施例的一种鳍式场效应晶体管的俯视结构示意图；
图2是图1沿AA’方向的剖面结构示意图；
图3至图11是本发明实施例的测试结构的形成过程的结构示意图；
图12是本发明实施例的测试方法流程示意图。
具体实施方式
如背景技术所述，随着半导体器件的尺寸不断缩小，鳍部之间的距离渐小，导致鳍部容易积聚热量，引起鳍式场效应晶体管的性能变差。
经过研究发现，在晶体管工作时，由于衬底内的沟道区内产生电流，则所述沟道区相当于电阻，即所述沟道区开启时会产生热量；而且，所述沟道区发热会导致衬底发热。对于鳍式场效应晶体管来说，沟道区形成于鳍部内，则在沟道区开启时，会引起鳍部发热。
请参考图1和图2，图1是本发明实施例的一种鳍式场效应晶体管的俯视结构示意图，图2是图1沿AA’方向的剖面结构示意图，包括：衬底100；位于衬底100表面的鳍部101；位于衬底100表面的隔离层102，所述隔离层102覆盖所述鳍部101的部分侧壁表面，且所述隔离层102的表面低于所述鳍部101的顶部表面；横跨所述鳍部101的栅极结构103，所述栅极结构103覆盖所述鳍部101的部分侧壁和顶部表面、以及部分隔离层102表面；位于所述栅极结构103两侧鳍部101内的源区和漏区104。
其中，若干鳍部101沿X方向平行排列，且所述栅极结构103横跨若干鳍部101。当鳍式场效应晶体管工作时，所述源区和漏区104之间的沟道区开启，所述沟道区内产生电流并发生，继而引起鳍部101发热。
然而，随着半导体器件的特征尺寸缩小、器件密度提高，所述鳍部101的顶部沿X方向的尺寸缩小，且相邻鳍部101之间的距离缩小。由于所述鳍部101顶部沿X方向的尺寸为沟道区的宽度，所述沟道区宽度缩小会引起所述沟道区的电阻增大，使沟道区的发热更严重，使得所述鳍部101内自发热。而相邻鳍部101之间的距离缩小导致所述鳍部101内自发热的热量无法逸散，从而导致所述鳍部101的温度逐渐上升。而所述鳍部101温度升高将导致鳍式场效应晶体管的一系列电性能发生变化，例如饱和电流、亚阈值摆幅(Sub-threshold Swing)，致使鳍式场效应晶体管的性能下降。因此，了解鳍部101的自发热与鳍式场效应晶体管的电性之间的关系成为调控并改善鳍式场效应晶体管的重要手段。
为了解决上述问题，本发明提供一种测试结构及其形成方法、测试方法。所述测试结构包括：衬底，所述衬底包括相邻的加热区和测试区；位于所述加热区的衬底表面的第一栅极结构；位于所述测试区的衬底表面的第二栅极结构；位于所述第一栅极结构和第二栅极结构之间的衬底内的共源区；位于所述加热区内的衬底内的第一漏区，所述第一漏区和所述共源区分别位于所述第一栅极结两侧；位于所述测试区内的衬底内的第二漏区，所述第一漏区和所述共源区分别位于所述第一栅极结两侧。
其中，所述第一栅极结构、第一漏区和共源区在加热区构成加热晶体管；所述第二栅极结构、第二漏区和共源区在测试区构成测试晶体管。当所述加热晶体管工作时，所述加热区的衬底会发热；当所述加热区的衬底发热后，对测试区的晶体管进行电性测试。由于所述加热晶体管和测试晶体管共同采用所述共源区作为晶体管源极，因此所述加热晶体管和测试晶体管之间的距离较近，所述第一栅极结构和第二栅极结构之间的距离较近，即所述加热区的衬底和测试区的衬底紧邻；当所述加热区的衬底发热时，热量极易传递至测试区的衬底，因此，所述加热区的衬底温度和测试区的衬底温度相近或相同。因此，当所述加热区的衬底发热时，对所述测试晶体管进行电性测试，即能够获知衬底的温度对于晶体管电性能所产生的影响，继而通过制造工艺对晶体管的阈值电压或沟道区电流等性能做出调整。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图11是本发明实施例的测试结构的形成过程的结构示意图。
请参考图3和图4，图4是图3沿BB’方向的剖面结构示意图，提供衬底，所述衬底包括相邻的加热区210和测试区220。
在本实施例中，所述加热区210用于形成自发热晶体管，所述自发热晶体管能够使鳍部201发热；所述测试区220用于形成测试晶体管，所述测试晶体管用于在鳍部201发热的状态下进行电性检测。
在本实施例中，所述衬底包括鳍部201，所形成的测试结构基于鳍式场效应晶体管。在其它实施例中，所述衬底为平面基底。
在本实施例中，所述衬底包括：基底200、位于基底200表面的鳍部201、以及位于基底201表面的隔离层202，所述隔离层202覆盖所述鳍部201的部分侧壁，且所述隔离层202的表面低于所述鳍部201的顶部表面。
所述鳍部201的数量大于或等于1。在本实施例中，所述鳍部201的数量大于1，且若干鳍部201平行排列；而相邻鳍部201之间的距离为50纳米～60纳米；所述鳍部201顶部形状为条形，且所述条形的宽度小于或等于20纳米。由于所述鳍部201之间的距离较小，当所述鳍部201内产生热量时，所述热量不易逸散，从而使所述热量在鳍部201内积聚，所述鳍部201的温度不断上升。
在本实施例中，所述基底200和鳍部201的形成步骤包括：提供半导体基底；刻蚀所述半导体基底，在所述半导体基底内形成若干沟槽，相邻沟槽之间的半导体基底形成鳍部201，位于鳍部201和沟槽底部的半导体基底形成基底200。所述半导体基底为单晶硅衬底、单晶锗衬底、硅锗衬底或碳化硅衬底，在本实施例中为单晶硅衬底。
在另一实施例中，所述鳍部201的形成步骤包括：采用外延工艺在基底200表面形成鳍部层；刻蚀所述鳍部层，在所述鳍部层内形成若干沟槽，相邻沟槽支架内的鳍部层形成鳍部201。所述基底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等。所述鳍部层的材料为硅、锗、碳化硅或硅锗。
所述隔离层202用于隔离相邻的鳍部201。所述隔离层202的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)、超低K介质材料(介电常数小于2.5)中的一种或多种组合。本实施例中，所述隔离层202的材料为氧化硅。
所述隔离层202的形成步骤包括：在所述基底200和鳍部201表面形成隔离膜；平坦化所述隔离膜直至暴露出所述鳍部201的顶部表面为止；在平坦化所述隔离膜之后，回刻蚀所述隔离膜，暴露出部分鳍部201的侧壁表面，形成隔离层202。
所述隔离膜的形成工艺为化学气相沉积工艺或物理气相沉积工艺，例如流体化学气相沉积(FCVD，Flowable Chemical Vapor Deposition)工艺、等离子体增强化学气相沉积工艺或高深宽比化学气相沉积工艺(HARP)；所述平坦化工艺为化学机械抛光工艺；所述回刻蚀工艺为各向异性的干法刻蚀工艺。
后续在所述加热区210的衬底表面形成第一栅极结构；在所述测试区220的衬底表面形成第二栅极结构。在本实施例中，所述第一栅极结构和第二栅极结构为高k金属栅结构，所述第一栅极结构和第二栅极结构采用后栅工艺形成。以下将结合附图进行说明。
请参考图5和图6，图6是图5沿BB’方向的剖面结构示意图，形成第一伪栅极结构203和第二伪栅极结构204，所述第一伪栅极结构203位于加热区210的衬底表面，所述第二伪栅极结构204位于测试区220的衬底表面，所述第一伪栅极结构203和第二伪栅极结构204包括伪栅极层。
所述第一伪栅极结构203为后续形成的第一栅极结构占据空间位置；所述第二伪栅极结构204为后续形成的第二栅极结构占据空间位置。
在本实施例中，所述第一伪栅极结构203和第二伪栅极结构204同时形成。所述第一伪栅极结构203和第二伪栅极结构204包括伪栅极层以及位于伪栅极层侧壁表面的侧墙；所述伪栅极层的材料为多晶硅；所述侧墙的材料为氧化硅、氮化硅中的一种或多种组合。
所述第一伪栅极结构203和第二伪栅极结构204的形成步骤包括：在隔离层202表面、鳍部201的侧壁和顶部表面形成伪栅极膜；刻蚀部分伪栅极膜直至暴露出隔离层202表面和鳍部201的侧壁和顶部表面，分别在加热区210和测试区220的部分隔离层202和鳍部201侧壁和顶部表面形成伪栅极层。
在本实施例中，所述第一伪栅极结构203和第二伪栅极结构204还包括位于伪栅极层和鳍部201侧壁和顶部表面之间的伪栅介质层。所述伪栅介质层的材料为氧化硅；所述伪栅介质层的形成工艺包括氧化工艺或沉积工艺；所述伪栅介质层用于在后续去除伪栅极层时保护鳍部201的侧壁和顶部表面。
在形成所述侧墙之前，还包括：在所述伪栅极层的侧壁表面形成偏移侧墙；在所述偏移侧墙和伪栅极层两侧的鳍部201内形成轻掺杂区；在形成轻掺杂区之后，在偏移侧墙表面形成所述侧墙。所述偏移侧墙的材料为氧化硅或氮化硅。
所述第一伪栅极结构203投影于衬底表面的图形尺寸小于第二伪栅极结构204投影于衬底表面的图形尺寸。本实施例中，所述第一伪栅极结构203投影于基底200表面的图形尺寸小于第二伪栅极结构204投影于基底200表面的图形尺寸。
其中，所述第一伪栅极结构203用于在加热区210为后续形成的第一栅极结构占据空间，而所述第一栅极结构用于构成自发热晶体管；由于所述第一伪栅极结构203投影于基底200表面的图形尺寸较小，则所述第一栅极结构底部形成的沟道区尺寸较小，则所述沟道区的长度较小，所述沟道区内容易产生大电流，从而能够使加热区210的鳍部201快速发热，并且所述热量能够传递至测试区220的鳍部201，从而使测试区220的测试晶体管能够在鳍部201积聚热量的状态下进行电性测试。
而所述第二伪栅极结构204用于在测试区220为后续形成的第二栅极结构占据空间，所述第二栅极结构用于构成测试晶体管；由于所述第二伪栅极结构204投影于基底200表面的图形尺寸较大，所述第二栅极结构底部形成的沟道区尺寸较大，则所述沟道区内的电流较大，则所述测试晶体管在鳍部201积聚热量的情况下，所产生的电性变化量较大，使得测试结果更明显。
在本实施例中，所述加热区210和测试区220的鳍部201数量大于1，且若干鳍部201平行排列，则所述第一伪栅极结构203和第二伪栅极结构204横跨若干平行排列鳍部201。
请参考图7和图8，图8是图7沿BB’方向的剖面结构示意图，在所述第一伪栅极结构203和第二伪栅极结构204之间的衬底内形成共源区205；在所述加热区210内的衬底内形成第一漏区206，所述第一漏区206和所述共源区205分别位于所述第一伪栅极结203两侧；在所述测试区220内的衬底内形成第二漏区207，所述第二漏区207和所述共源区205分别位于所述第二伪栅极结204两侧。
在本实施例中，所述共源区205、第一漏区206和第二漏区207同时形成。而且，所述衬底包括鳍部201，则所述第一漏区206、第二漏区207和共源区205位于所述鳍部201内。
由于所述第一伪栅极结构203和第二伪栅极结构204之间以所述共源区205作为共同的源区，即后续形成的自发热晶体管和测试晶体管为共用源区结构；所述第一伪栅极结构203和第二伪栅极结构204之间的距离接近，则后续形成的第一栅极结构和第二栅极结构之间的距离接近，位于第一栅极结构底部的沟道区与第二栅极结构底部的沟道区之间距离接近。由于加热区210的沟道区用于使鳍部201加热，由于所述加热区210内的沟道区与测试区220的鳍部201距离接近，使得加热区210的热量极易传递到测试区220的鳍部201内，从而能够使测试区220的鳍部201与加热区210的鳍部201温度相同或接近。由此，通过测试所述初始晶体管的电性参数能够获知鳍部201内的热量积聚对于晶体管电学性能的影响大小和影响趋势。
在本实施例中，所述第一漏区206、第二漏区207和共源区205包括应力层。所述第一漏区206、第二漏区207和共源区205的形成步骤包括：在所述衬底内与第一漏区206、第二漏区207和共源区205对应的区域形成凹槽；在所述凹槽内形成半导体层；在所述半导体层内掺杂离子。
所述半导体层的材料为硅、硅锗或碳化硅；所述掺杂离子为P型离子或N型离子。其中，当所述半导体层的材料为硅锗时，所述掺杂离子为P型离子，所形成的晶体管为PMOS晶体管；当所述半导体层的材料为碳化硅时，所述掺杂离子为N型离子，所形成的晶体管为NMOS晶体管。
在本实施例中，所述第一源漏区206和共源区205内的半导体层用于对后续形成的第一栅极结构底部的沟道区提供应力，使所述沟道区内的电流增大；所述第二源漏区207和共源区205内的半导体层用于对后续形成的第二栅极结构底部的沟道区提供应力，使所述沟道区内的电流增大。
所述凹槽的形成工艺包括各向异性的干法刻蚀工艺、或各向异性的干法刻蚀工艺和各向异性的湿法刻蚀工艺的组合。所述半导体层的形成工艺为选择性外延沉积工艺。在所述半导体层内掺杂离子的工艺为离子注入工艺、原位掺杂工艺、或离子注入工艺和原位掺杂工艺的组合。
请参考图9，在衬底表面形成介质层208，所述介质层208暴露出所述伪栅极层。
所述介质层208用于保留所述第一伪栅极结构203和第二伪栅极结构204的形状和位置，以便后续以栅介质层和栅极层替代所述伪栅极层。
所述介质层208的形成步骤包括：在所述隔离层202表面、鳍部201的侧壁和顶部表面、第一伪栅极结构203和第二伪栅极结构204表面形成介质膜；平坦化所述介质膜直至暴露出所述伪栅极层的顶部表面为止，形成所述介质层208。
所述介质膜的形成步骤为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。所述介质层203的材料为氧化硅、氮化硅、氮氧化硅、低k介质材料(介电系数为大于或等于2.5、小于3.9，例如多孔氧化硅、或多孔氮化硅)或超低k介质材料(介电系数小于2.5，例如多孔SiCOH)。
在本实施例中，所述介质层208的材料为氧化硅；所述介质膜的形成工艺为流体化学气相沉积(Flowable Chemical Vapor Deposition，简称FCVD)工艺、高密度等离子沉积(High Density Plasma，简称HDP)工艺、等离子体增强沉积工艺中的一种或多种。
请参考图10，去除所述伪栅极层，在所述加热区210的介质层208内形成第一开口231，在所述测试区220的介质层208内形成第二开口232。
所述第一开口231用于形成第一栅极结构，所述第二开口232用于形成第二栅极结构。在本实施例中，由于第一伪栅极结构203投影于基底200表面的图形尺寸小于第二伪栅极结构204投影于基底200表面的图形尺寸，因此，所形成的第一开口231尺寸小于第二开口232尺寸。
去除所述伪栅极层的工艺为干法刻蚀工艺、湿法刻蚀工艺中的一种或两种组合。去除所述伪栅介质层的工艺为湿法刻蚀工艺或各向同性的干法刻蚀工艺。
在本实施例中，所述第一伪栅极结构203和第二伪栅极结构204包括伪栅极层和伪栅介质层，且所述伪栅极层的材料为多晶硅，所述伪栅介质层的材料为氧化硅。去除所述伪栅极层205的步骤包括：采用各向异性的干法刻蚀工艺去除部分伪栅极层；在所述各向异性的干法刻蚀工艺之后，采用湿法刻蚀工艺去除剩余的伪栅极层，直至暴露出所述伪栅介质层表面为止。
所述各向异性的干法刻蚀工艺的参数包括：气体包括碳氟气体、HBr和Cl2中的一种或两种、以及载气，所述碳氟气体包括CF4、CHF3、CH2F2、CH3F，所述载气为惰性气体，例如He，气体流量为50SCCM～400SCCM，压力为3毫托～8毫托，偏置功率150瓦～800瓦。所述湿法刻蚀工艺的刻蚀液为氢氟酸溶液。
在本实施例中，由于所述伪栅介质层位于鳍部201的侧壁和顶部表面，去除所述伪栅介质层的各向同性才干法刻蚀工艺能够为SICONI工艺。
请参考图11，在所述第一开口231(如图10所示)内形成第一栅极结构233，在所述第二开口232(如图10所示)内形成第二栅极结构234。
在本实施例中，所述第一栅极结构233和所述第二栅极结构234同时形成。而且，所述第一栅极结构233和第二栅极结构234横跨所述鳍部201，且所述第一栅极结构232和第二栅极结构234覆盖所述鳍部201的部分顶部和侧壁表面。
所述第一栅极结构233和第二栅极结构234包括：位于衬底表面的栅介质层235、以及位于栅介质层235表面的栅极层236。本实施例中，所述栅介质层235位于隔离层202表面、以及鳍部201的侧壁和顶部表面，所述栅极层236位于所述栅介质层235表面，且所述栅极层236填充满第一开口231和第二开口232。
在本实施例中，由于所述第一开口231的尺寸小于第二开口232的尺寸，因此，第一栅极结构233的栅极层236尺寸小于第二栅极结构234的栅极层236尺寸。在本实施例中，沿所述第一漏区206至共源区205的方向，所述第一栅极结构233的栅极层236具有第一尺寸；沿所述第二漏区207至共源区205的方向，所述第二栅极结构234的栅极层236具有第二尺寸；而且，所述第二尺寸大于第一尺寸0.02微米～0.08微米。
所述栅介质层235和栅极层236的形成步骤包括：在所述介质层208表面、第一开口231的内壁表面、以及第二开口232的内壁表面形成栅介质膜；在所述栅介质膜表面形成填充满所述第一开口231和第二开口232的栅极膜；平坦化所述栅极膜和栅介质膜直至暴露出所述介质层208表面为止，形成所述栅介质层235和栅极层236。
所述栅介质膜的形成工艺为原子层沉积工艺；所述栅极膜的形成工艺包括化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺或电镀工艺；所述平坦化栅极膜和栅介质膜的工艺为化学机械抛光工艺。
所述栅介质层235的材料为高k介质材料(介电常数大于3.9)；所述栅极层236的材料为金属和金属化合物中的一种或多种组合。在本实施例中，在所述栅介质层235和鳍部201之间，还能够形成界面层，所述界面层的材料为氧化硅，所述界面层的形成工艺能够为热氧化工艺，所述界面层用于增强鳍部201与栅介质层235之间的结合强度。
所述栅介质层235的材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。所述栅极层236的材料包括金属或金属化合物；所述金属栅的材料包括铜、钨、铝或银；所述栅极层的材料还能够包括钽、钛、氮化钽、氮化钛、钛铝合金中的一种或多种组合。
在另一实施例中，所述栅介质层的材料为氧化硅；所述栅极层的材料为多晶硅。第一漏区、第二漏区和共源区在形成所述第一栅极结构和第二栅极结构之后形成。
综上，本实施例中，所述第一栅极结构、第一漏区和共源区在加热区形成加热晶体管；所述第二栅极结构、第二漏区和共源区在测试区形成测试晶体管。当所述加热晶体管工作时，所述加热区的衬底会发热；当所述加热区的衬底发热后，对测试区的晶体管进行电性测试。由于所述加热晶体管和测试晶体管共同以所述共源区作为晶体管源极，因此所述加热晶体管和测试晶体管之间的距离较近，所述第一栅极结构和第二栅极结构之间的距离较近，即所述加热区的衬底和测试区的衬底紧邻；当所述加热区的衬底发热时，热量极易传递至测试区的衬底，因此，所述加热区的衬底温度和测试区的衬底温度相近或相同。因此，当所述加热区的衬底发热时，对所述测试晶体管进行电性测试，即能够获知衬底的温度对于晶体管电性能所产生的影响，继而通过制造工艺对晶体管的阈值电压或沟道区电流等性能做出调整。
相应的，本发明实施例还提供一种采用所述方法形成的测试结构，请继续参考图11，包括：
衬底，所述衬底包括相邻的加热区210和测试区220；
位于所述加热区210的衬底表面的第一栅极结构233；
位于所述测试区220的衬底表面的第二栅极结构234；
位于所述第一栅极结构233和第二栅极结构234之间的衬底内的共源区205；
位于所述加热区210内的衬底内的第一漏区206，所述第一漏区206和所述共源区205分别位于所述第一栅极结233两侧；
位于所述测试区220内的衬底内的第二漏区207，所述第二漏区207和所述共源区205分别位于所述第二栅极结234两侧。
以下将结合附图进行说明。
在本实施例中，所述衬底包括：基底200、位于基底200表面的鳍部201、以及位于基底201表面的隔离层202，所述隔离层202覆盖所述鳍部201的部分侧壁，且所述隔离层202的表面低于所述鳍部201的顶部表面。
所述鳍部201的数量大于或等于1。在本实施例中，所述鳍部201的数量大于1，且若干鳍部201平行排列；而相邻鳍部201之间的距离为50纳米～60纳米；所述鳍部201顶部形状为条形，且所述条形的宽度小于或等于20纳米。由于所述鳍部201之间的距离较小，当所述鳍部201内产生热量时，所述热量不易逸散，从而使所述热量在鳍部201内积聚，所述鳍部201的温度不断上升。
所述隔离层202用于隔离相邻的鳍部201。所述隔离层202的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)、超低K介质材料(介电常数小于2.5)中的一种或多种组合。本实施例中，所述隔离层202的材料为氧化硅。
所述第一栅极结构233、第一漏区206和共源区205构成自发热晶体管；所述第二栅极结构234、第二漏区207和共源区205构成测试晶体管。
由于所述第一栅极结构233和第二栅极结构234之间以所述共源区205作为共同的源区，即自发热晶体管和测试晶体管为共用源区结构，所述第一栅极结构233和第二栅极结构234之间的距离接近，则位于第一栅极结构233底部的沟道区与第二栅极结构234底部的沟道区之间距离接近。由于加热区210的沟道区用于使鳍部201加热，由于所述加热区210内的沟道区与测试区220的鳍部201距离接近，使得加热区210的热量极易传递到测试区220的鳍部201内，从而能够使测试区220的鳍部201与加热区210的鳍部201温度相同或接近。由此，通过测试所述初始晶体管的电性参数能够获知鳍部201内的热量积聚对于晶体管电学性能的影响大小和影响趋势。
在本实施例中，所述第一漏区206、第二漏区207和共源区205包括应力层；所述半导体层内具有掺杂离子。所述半导体层的材料为硅、硅锗或碳化硅；所述掺杂离子为P型离子或N型离子。其中，当所述半导体层的材料为硅锗时，所述掺杂离子为P型离子，所形成的晶体管为PMOS晶体管；当所述半导体层的材料为碳化硅时，所述掺杂离子为N型离子，所形成的晶体管为NMOS晶体管。
在本实施例中，所述第一源漏区206和共源区205内的半导体层用于对第一栅极结构233底部的沟道区提供应力，使所述沟道区内的电流增大；所述第二源漏区207和共源区205内的半导体层用于对第二栅极结构234底部的沟道区提供应力，使所述沟道区内的电流增大。
所述衬底表面还具有介质层208，所述介质层208暴露出所述第一栅极结构233和第二栅极结构234的顶部表面。在本实施例中，所述介质层208位于隔离层202表面、以及鳍部201的侧壁和顶部表面。所述介质层203的材料为氧化硅、氮化硅、氮氧化硅、低k介质材料(介电系数为大于或等于2.5、小于3.9，例如多孔氧化硅、或多孔氮化硅)或超低k介质材料(介电系数小于2.5，例如多孔SiCOH)。
在本实施例中，所述第一栅极结构233和第二栅极结构234横跨所述鳍部201，且所述第一栅极结构233和第二栅极结构234覆盖所述鳍部201的部分顶部和侧壁表面。
所述第一栅极结构233和第二栅极结构234包括：位于衬底表面的栅介质层235、以及位于栅介质层235表面的栅极层236。本实施例中，所述栅介质层235位于隔离层202表面、以及鳍部201的侧壁和顶部表面，所述栅极层236位于所述栅介质层235表面。
在本实施例中，沿所述第一漏区206至共源区205的方向，所述第一栅极结构233的栅极层236具有第一尺寸；沿所述第二漏区207至共源区205的方向，所述第二栅极结构234的栅极层236具有第二尺寸；而且，所述第二尺寸大于第一尺寸0.02微米～0.08微米。
所述栅介质层235的材料为高k介质材料(介电常数大于3.9)；所述栅极层236的材料为金属和金属化合物中的一种或多种组合。
所述栅介质层235的材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。所述栅极层236的材料包括金属或金属化合物；所述金属栅的材料包括铜、钨、铝或银；所述栅极层236的材料还能够包括钽、钛、氮化钽、氮化钛、钛铝合金中的一种或多种组合。
在本实施例中，在所述栅介质层235和鳍部201之间，还具有界面层，所述界面层的材料为氧化硅，所述界面层用于增强鳍部201与栅介质层235之间的结合强度。
在另一实施例中，所述栅介质层的材料为氧化硅；所述栅极层的材料为多晶硅。
综上，本实施例中，所述第一栅极结构、第一漏区和共源区在加热区构成加热晶体管；所述第二栅极结构、第二漏区和共源区在测试区构成测试晶体管。当所述加热晶体管工作时，所述加热区的衬底会发热；当所述加热区的衬底发热后，对测试区的晶体管进行电性测试。由于所述加热晶体管和测试晶体管共同材料所述共源区作为晶体管源极，因此所述加热晶体管和测试晶体管之间的距离较近，所述第一栅极结构和第二栅极结构之间的距离较近，即所述加热区的衬底和测试区的衬底紧邻；当所述加热区的衬底发热时，热量极易传递至测试区的衬底，因此，所述加热区的衬底温度和测试区的衬底温度相近或相同。因此，当所述加热区的衬底发热时，对所述测试晶体管进行电性测试，即能够获知衬底的温度对于晶体管电性能所产生的影响，继而通过制造工艺对晶体管的阈值电压或沟道区电流等性能做出调整。
相应的，本发明实施例还提供一种采用所述测试结构进行的测试方法，请参考图11和图12，图12是本发明实施例的测试方法流程示意图，包括：
步骤S1，在所述第一栅极结构和衬底内施加第一偏压，在所述第一漏区和共源区之间施加第二偏压，在所述第一栅极结构底部的衬底内形成沟道区，直至所述沟道区发热；
步骤S2，在所述沟道区发热的状态下，在所述第二漏区、共源区、第二栅极结构、以及测试区的衬底进行电性测试。
以下将结合附图进行说明。
请继续参考图11，在所述第一栅极结构233和衬底内施加第一偏压，在所述第一漏区206和共源区205之间施加第二偏压，在所述第一栅极结构233底部的衬底内形成沟道区，直至所述沟道区发热。
所述第一栅极结构233、第一漏区206和共源区205在加热区210形成自发热晶体管，而所述自发热晶体管具有开启沟道区的阈值电压。
当所述第二偏压大于自发热晶体管的阈值电压时，所述第一栅极结构233底部的鳍部201内形成沟道区；而所述第一偏压能够使第一漏区206与共源区205之间的沟道区内产生电流。由于第一栅极结构233的尺寸较小，则所述第一栅极结构233底部的沟道区尺寸较小，第一栅极结构233底部的沟道区内能够产生较大电流，使得加热区210的鳍部201能够迅速被加热。
而且，由于所述加热区210与测试区220的距离接近，所述加热区210的鳍部201内的热量会迅速传递至测试区220的鳍部201内，并且使测试区220的鳍部201内热量积聚，所述测试区220的鳍部201温度也会相应上升，直至测试区220与加热区210的温度相同或相近。
请继续参考图11，在所述沟道区发热的状态下，在所述第二漏区207、共源区205、第二栅极结构234、以及测试区220的衬底进行电性测试。
所述第二栅极结构234、第二漏区207和共源区205在测试区220形成测试晶体管。
由于加热区210的鳍部201热量会传递至所述测试区220的鳍部201内，从而通过测试所述测试晶体管的各种电学参数，能够获得在鳍部201自发热的情况下，晶体管性能受鳍部201温度影响而发生的变化。
而且，由于第二栅极结构234的尺寸较大，自所述第二漏区207至共源区205的距离较大，所述测试晶体管的沟道区长度较长，则所述测试晶体管的电型参数随鳍部201温度升高而产生的变化量更大，因此，通过测试所述初始晶体管的电性参数，能够获取更明显的测试结果。
在本实施例中，所述电性测试包括：在所述第二漏区207和共源区205之间测试饱和电流；或者，在所述第二栅极结构234和测试区210的衬底之间测试阈值电压和亚阈值摆幅。
综上，本实施例中，在所述第一栅极结构和衬底内施加第一偏压，在所述第一漏区和共源区之间施加第二偏压，从而使所述第一栅极结构底部的衬底内的沟道区开启，所述沟道区内产生电流，所述加热区的沟道区自发热。由于所述测试区和加热区尽量，加热区的衬底内的沟道区自发热极易使得测试区的衬底也被加热。从而，在所述沟道区发热的状态下，分别在所述第二漏区、共源区、第二栅极结构、以及测试区的衬底一端进行电性测试，以获得测试区晶体管的各种电学测试相对于测试区衬底温度而产生的相应变化。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种测试结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括相邻的加热区和测试区；
在所述加热区的衬底表面形成第一栅极结构；
在所述测试区的衬底表面形成第二栅极结构；
在所述第一栅极结构和第二栅极结构之间的衬底内形成共源区；
在所述加热区内的衬底内形成第一漏区，所述第一漏区和所述共源区分别位于所述第一栅极结两侧；
在所述测试区内的衬底内形成第二漏区，所述第二漏区和所述共源区分别位于所述第二栅极结两侧。
2.如权利要求1所述的测试结构的形成方法，其特征在于，所述第一栅极结构和所述第二栅极结构同时形成。
3.如权利要求1所述的测试结构的形成方法，其特征在于，所述共源区、第一漏区和第二漏区同时形成。
4.如权利要求1所述的测试结构的形成方法，其特征在于，所述第一栅极结构和第二栅极结构包括：位于衬底表面的栅介质层、以及位于栅介质层表面的栅极层。
5.如权利要求4所述的测试结构的形成方法，其特征在于，所述栅介质层的材料为高k介质材料；所述栅极层的材料为金属和金属化合物中的一种或多种组合。
6.如权利要求5所述的测试结构的形成方法，其特征在于，所述第一栅极结构和第二栅极结构的形成步骤包括：形成第一伪栅极结构和第二伪栅极结构，所述第一伪栅极结构位于加热区的衬底表面，所述第二伪栅极结构位于测试区的衬底表面，所述第一伪栅极结构和第二伪栅极结构包括伪栅极层；在衬底表面形成介质层，所述介质层暴露出所述伪栅极层；去除所述伪栅极层，在所述加热区的介质层内形成第一开口，在所述测试区的介质层内形成第二开口；在所述第一开口内形成第一栅极结构，在所述第二开口内形成第二栅极结构。
7.如权利要求6所述的测试结构的形成方法，其特征在于，在形成所述第一栅极结构和第二伪栅极结构之后，形成所述介质层之前，形成所述第一漏区、第二漏区和共源区，所述共源区位于所述第一伪栅极结构和第二伪栅极结构之间的衬底内，所述第一漏区和所述共源区分别位于所述第一伪栅极结两侧，所述第二漏区和所述共源区分别位于所述第二伪栅极结两侧。
8.如权利要求4所述的测试结构的形成方法，其特征在于，所述栅介质层的材料为氧化硅；所述栅极层的材料为多晶硅。
9.如权利要求8所述的测试结构的形成方法，其特征在于，所述第一漏区、第二漏区和共源区在形成所述第一栅极结构和第二栅极结构之后形成。
10.如权利要求1所述的测试结构的形成方法，其特征在于，所述第一栅极结构投影于衬底表面的图形尺寸小于第二栅极结构投影于衬底表面的图形尺寸。
11.如权利要求1所述的测试结构的形成方法，其特征在于，所述第一漏区、第二漏区和共源区的形成步骤包括：在所述衬底内与第一漏区、第二漏区和共源区对应的区域形成凹槽；在所述凹槽内形成半导体层；在所述半导体层内掺杂离子。
12.如权利要求11所述的测试结构的形成方法，其特征在于，所述半导体层的材料为硅、硅锗或碳化硅；所述掺杂离子为P型离子或N型离子。
13.如权利要求12所述的测试结构的形成方法，其特征在于，所述半导体层的材料为硅锗时，所述掺杂离子为P型离子；所述半导体层的材料为碳化硅时，所述掺杂离子为N型离子。
14.如权利要求1所述的测试结构的形成方法，其特征在于，所述衬底包括：基底、位于基底表面的鳍部、以及位于基底表面的隔离层，所述隔离层覆盖所述鳍部的部分侧壁，且所述隔离层的表面低于所述鳍部的顶部表面。
15.如权利要求14所述的测试结构的形成方法，其特征在于，所述第一栅极结构和第二栅极结构横跨所述鳍部，且所述第一栅极结构和第二栅极结构覆盖所述鳍部的部分顶部和侧壁表面。
16.如权利要求14所述的测试结构的形成方法，其特征在于，所述第一漏区、第二漏区和共源区位于所述鳍部内。
17.如权利要求14所述的测试结构的形成方法，其特征在于，所述鳍部的数量大于或等于1；当所述鳍部的数量大于1时，若干鳍部平行排列，且所述第一栅极结构和第二栅极结构横跨若干平行排列鳍部。
18.一种采用如权利要求1至17任一项方法形成的测试结构，其特征在于，包括：
衬底，所述衬底包括相邻的加热区和测试区；
位于所述加热区的衬底表面的第一栅极结构；
位于所述测试区的衬底表面的第二栅极结构；
位于所述第一栅极结构和第二栅极结构之间的衬底内的共源区；
位于所述加热区内的衬底内的第一漏区，所述第一漏区和所述共源区分别位于所述第一栅极结两侧；
位于所述测试区内的衬底内的第二漏区，所述第二漏区和所述共源区分别位于所述第二栅极结两侧。
19.一种采用如权利要求18所述的测试结构进行的测试方法，其特征在于，包括：
在所述第一栅极结构和衬底内施加第一偏压，在所述第一漏区和共源区之间施加第二偏压，在所述第一栅极结构底部的衬底内形成沟道区，直至所述沟道区发热；
在所述沟道区发热的状态下，在所述第二漏区、共源区、第二栅极结构、以及测试区的衬底进行电性测试。
20.如权利要求19所述的测试方法，其特征在于，在所述第二漏区和共源区之间测试饱和电流；在所述第二栅极结构和测试区的衬底之间测试阈值电压和亚阈值摆幅。
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