CN104658897B - 半导体器件的形成方法 - Google Patents
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Abstract
一种半导体器件的形成方法，包括：提供衬底，衬底表面具有分立的支撑部，具有悬空于第一介质层表面的纳米线，纳米线的两端分别与相邻支撑部的侧壁连接；在纳米线表面形成伪栅极膜；采用各向异性干法刻蚀工艺刻蚀伪栅极膜和纳米线，直至暴露出第一介质层为止，伪栅极膜形成伪栅极层，纳米线形成由伪栅极层包围的纳米线沟道结构；采用选择性沉积工艺在纳米线沟道结构的侧壁和支撑部的侧壁之间形成纳米线源漏结构；在第一介质层、伪栅极层和纳米线源漏结构表面形成第二介质层，第二介质层的表面与伪栅极层表面齐平；之后，去除伪栅极层，并在开口内形成栅极结构。所形成的半导体器件尺寸精确、性能稳定。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件的形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸也越来越短。然而，晶体管的栅极尺寸变短会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。
为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了一种全包围栅纳米线晶体管；所述全包围栅纳米线晶体管在减小晶体管尺寸的同时，能够克服短沟道效应，抑制漏电流的产生。现有技术的一种形成全包围栅纳米线(Gate All Around Nanowire)晶体管的方法，包括：
提供衬底，所述衬底为绝缘体上硅(SOI)衬底，所述衬底包括：基底、位于基底表面的绝缘层、以及位于绝缘层表面的硅层；在所述硅层和绝缘层内形成暴露出基底的若干平行排列的开口；去除相邻开口之间的绝缘层，形成悬空于基底上方的纳米管，且所述纳米线两端由未形成开口的硅层支撑。在去除相邻开口之间的绝缘层之后，还能够进行热退火，以使所述纳米管的剖面为圆形，以减少尖端放电问题。
在形成纳米管后，在所述纳米线的部分表面形成包围所述纳米线的栅极结构，所述栅极结构包括：包围于所述纳米线表面的栅介质层、以及位于所述栅介质层表面形成栅电极层。在形成栅极结构之后，在所述栅极结构两侧形成源区和漏区。
然而，现有技术形成的全包围栅纳米线晶体管的形成不佳。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法，使所形成的半导体器件尺寸精确易控、性能稳定。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供衬底，所述衬底表面具有分立的支撑部，相邻支撑部之间具有沟槽，所述沟槽的底部表面具有第一介质层，所述沟槽内具有悬空于第一介质层表面的纳米线，所述纳米线的两端分别与相邻支撑部的侧壁连接，所述支撑部表面具有覆盖层；在所述覆盖层、第一介质层和纳米线表面形成填充满所述沟槽的伪栅极膜；采用各向异性干法刻蚀工艺刻蚀部分所述伪栅极膜和纳米线，直至暴露出第一介质层和覆盖层为止，在所述沟槽内形成伪栅极层、以及由所述伪栅极层包围的纳米线沟道结构，所述纳米线沟道结构两端的部分纳米线被刻蚀去除；采用选择性沉积工艺在所述纳米线沟道结构的侧壁和支撑部的侧壁之间形成纳米线源漏结构，所述纳米线源漏结构至少部分悬空于第一介质层表面；在所述覆盖层、第一介质层、伪栅极层和纳米线源漏结构表面形成第二介质层，所述第二介质层的表面与伪栅极层表面齐平；在形成第二介质层之后，去除伪栅极层，在第二介质层内形成暴露出第一介质层和纳米线沟道结构的开口；在所述开口内形成栅极结构，所述栅极结构包围所述纳米线沟道结构。
可选的，所述伪栅极膜的材料为氮化硅、二氧化硅、氮氧化硅、碳氮化硅、富硅氧化物或氮化硼；所述第一介质层的材料为氧化硅；所述第二介质层的材料为氧化硅、氮化硅、氮氧化硅或低K材料，所述低K材料的介电常数小于3；所述第一介质层和第二介质层的材料相同或不同；所述伪栅极膜的材料与第一介质层或第二介质层不同；所述覆盖层的材料不为半导体材料。
可选的，所述第二介质层为掺碳的低K材料。
可选的，去除所述伪栅极层的方法为湿法刻蚀工艺，当所述伪栅极膜的材料为二氧化硅时，所述湿法刻蚀的刻蚀液包括氢氟酸，当所述伪栅极膜的材料为氮化硅时，所述湿法刻蚀的刻蚀液包括磷酸。
可选的，还包括：在形成第二介质层之前，在所述覆盖层、第一介质层、伪栅极层和纳米线源漏结构表面形成第一阻挡层，所述第一阻挡层的材料与伪栅极膜不同。
可选的，所述纳米线或支撑部的材料为单晶半导体材料，所述单晶半导体材料包括硅、硅锗、锗或III-V族材料。
可选的，所述纳米线源漏结构的材料为半导体材料，所述纳米线源漏结构的形成方法为选择性外延沉积工艺，所述选择性外延沉积工艺的沉积方向与衬底表面方向平行，所述纳米线源漏结构的材料与纳米线的材料相同或不同。
可选的，在形成所述纳米线源漏结构之后，在所述纳米线源漏结构内掺杂P型离子或N型离子。
可选的，在所述掺杂工艺之前，在所述伪栅极层的侧壁表面形成侧墙。
可选的，所述掺杂工艺为共形掺杂。
可选的，在形成侧墙并进行掺杂工艺之后，采用自对准硅化工艺在所述纳米线源漏结构表面形成金属硅化物层。
可选的，所述纳米线源漏结构的材料为金属，所述金属为钨，所述纳米线源漏结构的形成方法为选择性金属化学气相沉积工艺，所述选择性金属化学气相沉积工艺的沉积方向与衬底表面方向平行。
可选的，在形成伪栅极膜之前，形成包围于所述纳米线表面的第二阻挡层，所述第二阻挡层的材料与伪栅极膜的材料不同。
可选的，在所述伪栅极膜表面形成掩膜层，所述掩膜层覆盖需要形成栅极结构的对应位置，且所述掩膜层平行于衬底表面方向的图形贯穿所述纳米线平行于衬底表面的方向的图形；以所述掩膜层为掩膜，刻蚀所述伪栅极膜和纳米线。
可选的，所述掩膜层的材料为二氮化硅和氧化硅中的一种或两种的多层重叠。
可选的，所述纳米线的数量大于或等于1，当所述纳米线的数量大于1时，所述纳米线平行排列于相邻支撑部之间。
可选的，所述栅极结构包括：包围于所述纳米沟道结构表面的栅介质层、以及位于所述栅介质层表面且填充满所述开口的栅电极层。
可选的，所述栅介质层的材料为高K材料，所述高K材料的介电常数大于5；所述栅电极层的材料为金属。
与现有技术相比，本发明的技术方案具有以下优点：
在纳米线表面形成伪栅极膜，所述伪栅极膜填充满由相邻支撑部构成的沟槽，采用各向异性干法刻蚀工艺刻蚀所述伪栅极膜和纳米线，直至暴露出第一介质层和覆盖层为止，所述伪栅极膜形成伪栅极层，所述纳米线形成纳米线沟道结构。其中，所述伪栅极层定义了后续形成的栅极结构位置和尺寸，后续在形成第二介质层之后，去除所述伪栅极层，即能够在原伪栅极层的位置形成栅极结构，从而能够使后续所形成的栅极结构尺寸精确且易于控制，有利于使所形成的晶体管性能稳定。其次，由于所述纳米沟道结构两侧的纳米线在所述各向异性干法刻蚀工艺中也被去除，因此，在形成伪栅极层之后，需要采用选择性沉积工艺在所述纳米线沟道结构的侧壁和支撑部的侧壁之间形成纳米线源漏结构。由于所述选择性沉积工艺能够在半导体材料表面以平行于基底表面的方向进行沉积，因此所形成的纳米线源漏结构能够形成于所述纳米线沟道区暴露出的侧壁表面，而且至少部分悬空于第一介质层表面，以所述纳米线源漏结构作为晶体管的源区和漏区时，有利于保证所形成的晶体管的性能良好稳定。
进一步，所述伪栅极膜的材料为氧化硅时，去除伪栅极层的方法为湿法刻蚀工艺，所述伪栅极层易于去除且不易产生残留，有利于保证后续形成的栅极结构的性能。
进一步，所述第二介质层为掺碳的低K材料，所述第二介质层的电隔离性能良好，而且所述第二介质层与伪栅极层之间的选择性较大，在去除伪栅极层时，所述第二介质层能够很好地保持形成，使后续形成的栅极结构的尺寸精确。
附图说明
图1至图2是形成包围纳米线的栅极结构的过程的剖面结构示意图；
图3至图12是本发明实施例的半导体器件的形成过程的结构示意图。
具体实施方式
如背景技术所述，现有技术形成的全包围栅纳米线晶体管的形成不佳
经过研究发现，在形成悬空于基底表面的纳米线之后，需要形成包围部分纳米线表面的栅极结构，而所形成的栅极结构的形貌和尺寸不良，容易导致所形成的晶体管性能不稳定。具体如图1至图2所示，为形成包围纳米线的栅极结构的过程的剖面结构示意图。
请参考图1，在悬空于基底100表面的纳米线101表面形成栅介质膜102，在所述栅介质膜102表面形成栅电极膜103，在所述栅电极膜103表面形成掩膜层104，所述掩膜层104定义了栅极结构的对应位置。其中，基底100表面具有介质层105。
请参考图2，以所述掩膜层104为掩膜，刻蚀所述栅电极膜102(如图1所示)和栅介质膜103(如图1所示)，形成栅电极层103a和栅介质层102a。
其中，由于所述栅介质膜102和栅电极膜103包围于所述纳米线101表面，即所述纳米线101的朝向外侧表面以及所述纳米线101朝向基底100的表面形成有栅介质膜102和栅电极膜103，因此，为了去除基底100和纳米线101之间的栅介质膜102和栅电极膜103，所述形成栅电极层103a和栅介质层102a的刻蚀工艺为各向同性的干法或湿法刻蚀工艺，使得刻蚀液或刻蚀气体能够进入纳米线101和基底100之间进行刻蚀。然而，所述各向同性的刻蚀工艺于各个方向的刻蚀速率相同，在去除未被掩膜层104覆盖的栅电极膜103和栅介质膜102的同时，会在平行于基底100表面的方向上进行刻蚀，从而导致在所述刻蚀工艺之后，所形成的栅电极层103和栅介质层102的尺寸小于所述掩膜层104定义的尺寸，使得所形成的栅极结构尺寸难以精确控制，导致所形成的全包围栅纳米线晶体管的性能不稳定。
经过进一步研究，本发明提出一种半导体器件的形成方法，其中，在纳米线表面形成伪栅极膜，所述伪栅极膜填充满由相邻支撑部构成的沟槽，所述伪栅极膜表面具有定义出栅极结构对应位置的掩膜层，以所述掩膜层为掩膜，采用各向异性干法刻蚀工艺刻蚀所述伪栅极膜和纳米线，直至暴露出第一介质层和覆盖层为止，所述伪栅极膜形成伪栅极层，所述纳米线形成纳米线沟道结构。其中，所述伪栅极层定义了后续形成的栅极结构位置和尺寸，后续在形成第二介质层之后，去除所述伪栅极层，即能够在原伪栅极层的位置形成栅极结构，从而能够使后续所形成的栅极结构尺寸精确且易于控制，有利于使所形成的晶体管性能稳定。其次，由于所述纳米沟道结构两侧的纳米线在所述各向异性干法刻蚀工艺中也被去除，因此，在形成伪栅极层之后，需要采用选择性沉积工艺在所述纳米线沟道结构的侧壁和支撑部的侧壁之间形成纳米线源漏结构。由于所述选择性沉积工艺能够在半导体材料表面以平行于基底表面的方向进行沉积，因此所形成的纳米线源漏结构能够形成于所述纳米线沟道区暴露出的侧壁表面，而且至少部分悬空于第一介质层表面，以所述纳米线源漏结构作为晶体管的源区和漏区时，有利于保证所形成的晶体管的性能良好稳定。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图12是本发明实施例的半导体器件的形成过程的结构示意图。
请参考图3和图4，图4是图3的俯视图，图3是图4沿AA’方向的剖面结构示意图，提供衬底200，所述衬底200表面具有分立的支撑部201，相邻支撑部201之间具有沟槽202，所述沟槽202的底部表面具有第一介质层203，所述沟槽202内具有悬空于第一介质层203表面的纳米线204，所述纳米线204的两端分别与相邻支撑部201的侧壁连接，所述支撑部201表面具有覆盖层205。
本实施例中，所述衬底200、支撑部201和纳米线204为所提供的半导体衬底的一部分，所述半导体衬底为体衬底或绝缘体上半导体衬底(SOI，Semiconductor OnInsulation)；所述体衬底为硅衬底、硅锗衬底、碳化硅衬底、或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)；所述绝缘体上半导体衬底为绝缘体上硅衬底、绝缘体上锗衬底或玻璃衬底。
在一实施例中，所述半导体衬底为绝缘体上半导体衬底；所述绝缘体上半导体衬底包括：基底、位于基底表面的绝缘层、以及位于绝缘层表面的半导体层；所述衬底200、支撑部和纳米线204的形成方法包括：在半导体衬底表面形成掩膜层，所述掩膜层定义出所需形成的纳米线204和支撑部201的对应位置；以所述掩膜层为掩膜，刻蚀半导体层直至暴露出绝缘层为止，在绝缘层表面形成纳米线；在形成纳米线之后，去除纳米线底部的绝缘层，使纳米线悬空于基底表面。在去除纳米线之后，还能够进行热退火工艺，使纳米线表面光滑。此外，在去除所述绝缘层时，在基底表面保留部分绝缘层以作为第一介质层203，去除所述绝缘层的工艺为各向同性的湿法或干法刻蚀工艺。在其他实施例中，还能够完全去除纳米线底部的绝缘层并暴露出基底表面，再通过流体化学气相沉积工艺或热氧化工艺在衬底200表面形成第一介质层203，所述第一介质层203的材料为二氧化硅、氮化硅或氮氧化硅。
在另一实施例中，所述半导体衬底为体衬底，所述衬底200、支撑部201和纳米线204的形成方法包括：在半导体衬底表面形成掩膜层，所述掩膜层定义出所需形成的纳米线204和支撑部201的对应位置；以所述掩膜层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述半导体衬底以形成沟槽，所述沟槽底部的半导体衬底形成衬底200，相邻沟槽之间的半导体衬底用于形成纳米线204；采用各项异性的湿法刻蚀工艺刻蚀所述沟槽的侧壁，使所述沟槽的侧壁具有顶角，且所述顶角向半导体衬底内延伸，使所述沟槽的侧壁相对于半导体衬底表面呈“Σ”形，直至相邻沟槽的侧壁被连通，形成悬空于衬底200表面的纳米线204。此外，在所述各项异性的湿法刻蚀工艺尚未使相邻沟槽的侧壁被连通时，采用各向同性的刻蚀工艺刻蚀所述沟槽的顶部和底部，直至相邻沟槽的侧壁被连通以形成纳米线204。当然，在相邻沟槽的侧壁被连通之后，还能够进行热退火工艺，使纳米线表面光滑。在该实施例中，所述第一介质层203能够通过流体化学气相沉积工艺或热氧化工艺形成于衬底200表面，所述第一介质层203的材料为二氧化硅、氮化硅或氮氧化硅。
本实施例中，所述纳米线204或支撑部201的材料为单晶半导体材料，所述单晶半导体材料包括硅、硅锗、锗或III-V族材料。本实施例中，所述纳米线204的数量为1；在他实施例中，所述纳米线204的数量大于1，则若干所述纳米线204平行排列于相邻支撑部201之间，且各纳米线204的两端均与相邻支撑部201的侧壁连接。
所述覆盖层205用于保护支撑部201表面，避免在后续的各向异性干法刻蚀工艺形成伪栅极层时，损伤所述支撑部201的表面；而且，所述覆盖层205还能够在后续形成纳米线源漏结构时，保护所述支撑部201表面，避免半导体或金属材料在支撑部201的表面生成，从而保证了所形成的纳米线源漏结构与支撑部201的侧壁连接。所述覆盖层205的材料不为半导体材料，且所述覆盖层205的材料与后续形成的伪栅极膜的材料不同，使所述伪栅极膜与覆盖层205之间具有刻蚀选择性；所述覆盖层205的形成工艺包括：化学气相沉积工艺、以及化学气相沉积工艺之后的光刻和刻蚀工艺。
请参考图5，在所述覆盖层205、第一介质层203和纳米线204表面形成填充满所述沟槽202(如图3和图4所示)的伪栅极膜206。
所述伪栅极膜206用于形成伪栅极层，所述伪栅极层用于定义后续形成的栅极结构的位置和结构。
所述伪栅极膜206的材料为氮化硅、二氧化硅、氮氧化硅、碳氮化硅、富硅氧化物或氮化硼；形成伪栅极膜206的工艺为化学气相沉积工艺或旋转涂覆(SOG，Spin On Glass)工艺，所选取的形成工艺需要具有较好的填充性能，以使伪栅极膜206能够填充于纳米线和第一介质层之间。所述伪栅极膜206的材料与第一介质层203不同，使后续形成伪栅极层和纳米线沟道结构的各向异性干法刻蚀工艺能够以第一介质层203作为停止层；较佳的，所述伪栅极膜206的材料选择易于去除的材料，有利于后续去除伪栅极层易于进行。在本实施例中，所述伪栅极膜的材料为氮化硅。
在本实施例中，在形成伪栅极膜206之前，形成包围于所述纳米线204表面的第二阻挡层207，所述第二阻挡层207的材料与伪栅极膜206的材料不同。本实施例中，所述第二阻挡层207的材料为氧化硅或氮化硅，形成工艺为热氧化工艺或热氮化工艺，能够使第二阻挡层207仅形成于支撑部201的侧壁和纳米线表面。所述第二阻挡层207能够在后续去除伪栅极层时，保护由纳米线204形成的纳米线沟道结构表面不受损伤；而且，形成于支撑部201侧壁表面的第二阻挡层207还能够在后续形成纳米线源漏结构时，保护不需要形成纳米线源漏结构的支撑部201侧壁，保证所形成的纳米线源漏结构能够悬空于第一介质层203表面。
在其他实施例中，也能够直接在所述覆盖层205、第一介质层203和纳米线204表面形成，使工艺被简化，节省工艺成本和时间。
请参考图6，在所述伪栅极膜206表面形成掩膜层208，所述掩膜层208覆盖部分纳米线204的对应位置，且所述掩膜层208平行于衬底200表面方向的图形贯穿所述纳米线204平行于衬底200表面的方向的图形。
所述掩膜层208定义了所需形成的栅极结构的位置和图形。所述纳米线平行于衬底200表面方向的图形呈条形，而所需形成的栅极结构需要包围所述纳米线表面，因此所述掩膜层的图形需要贯穿至少一条所述纳米线的条形图形，以便所形成的栅极结构能够包围至少一根纳米线。当所述纳米线成若干条平行排列时，所述掩膜层的图形还能够贯穿若干条所述纳米线的条形图形。
所述掩膜层208的材料为二氮化硅和氧化硅中的一种或两种的多层重叠；由于后续需要刻蚀伪栅极膜和纳米线，所需刻蚀的材料复杂且刻蚀深度较大，因此，较佳的，所述掩膜层为二氮化硅和氧化硅多层交叉重叠，使所述掩膜层在后续的刻蚀工艺中，具有足够的阻挡能力。所述掩膜层208的形成方法包括：采用化学气相沉积工艺在伪栅极膜表面形成掩膜层；在所述掩膜层表面形成图形化层，例如光刻胶层，以定义所需形成栅极结构的对应位置和图形；以所述图形化层为掩膜，刻蚀所述掩膜层直至暴露出伪栅极膜表面为止。
请参考图7和图8，图8是图7的俯视图，图7是图8沿BB’方向的剖面结构示意图，以所述掩膜层208为掩膜，采用各向异性干法刻蚀工艺刻蚀所述伪栅极膜206(如图6所示)和纳米线204(如图6所示)，直至暴露出第一介质层203和覆盖层205为止，在所述沟槽202(如图3所示)内形成伪栅极层206a、以及由所述伪栅极层206a包围的纳米线沟道结构204a，所述纳米线沟道结构204a两端的部分纳米线被刻蚀去除。
所述各向异性的干法刻蚀工艺用于形成伪栅极层206a和作为沟道区与的纳米线沟道结构204a，所述各向异性的干法刻蚀的工艺参数由具体的伪栅极膜206和纳米线204的材料和厚度决定。由于各向异性的干法刻蚀工艺的刻蚀方向垂直于所述衬底200表面，因此所形成的伪栅极层206a和纳米线沟道结构204a平行于才的表面方向的图形与掩膜层208的图形一致，使得所形成的伪栅极层206a的位置和结构尺寸更为精确易控；而所述伪栅极层206a用于定义后续形成的栅极结构的位置和结构，因此后续所形成的栅极结构的位置和结构尺寸更为精确、且易于控制，继而使所形成的半导体器件的性能稳定。
其中，所述伪栅极层206a由伪栅极膜206刻蚀形成，所述纳米线沟道结构204a由纳米线204刻蚀形成，所形成的伪栅极层206a和纳米线沟道结构204a的侧壁相对于衬底表面方向垂直，且所述纳米线沟道结构204a的侧壁被暴露出，后续能够在所述纳米线沟道结构的侧壁表面形成纳米线源漏结构，直至所述纳米线源漏结构与支撑部201的侧壁相接触为止。
在本实施例中，所述第一介质层203的材料相对于伪栅极膜206的材料不同，因此，所述各向异性的干法刻蚀工艺能够停止于所述第一介质层203表面。同时，所述支撑部201的表面具有覆盖层205，因此所述各向异性的干法刻蚀工艺不会损伤所述支撑部201表面。由于所述纳米线沟道结构204a两侧未被覆盖层205或掩膜层208覆盖的部分纳米线204在所述刻蚀工艺中被去除，因此，后续需要在所述纳米线沟道结构204a两侧形成用于形成源区和漏区的结构。
需要说明的是，所述各向异性的干法刻蚀工艺还能够刻蚀部分厚度的第一介质层203，以确保未被掩膜层208覆盖的部分伪栅极膜206被完全去除。而所刻蚀的第一介质层203的厚度以不暴露出衬底200表面为准。
请参考图9，采用选择性沉积工艺在所述纳米线沟道结构204a的侧壁和支撑部204的侧壁之间形成纳米线源漏结构209，所述纳米线源漏结构209至少部分悬空于第一介质层203表面。
在本实施例中，所述纳米线源漏结构209的材料为半导体材料，所述纳米线源漏结构209的形成方法为选择性外延沉积工艺。所述选择性外延沉积工艺能够在半导体材料表面以一定的方向生长半导体材料。在本实施例中，所述纳米线源漏结构209和支撑部201未被第二阻挡层207覆盖的部分暴露出半导体材料的表面。
具体的，所述选择性外延沉积工艺能够沿晶向<100>或晶向<110>的方向生长，因此，使所述纳米线源漏结构209和支撑部201的侧壁表面的晶向为<100>或<110>，能够使所述纳米线源漏结构209沿平行于衬底200表面的方向生长。
此外，由于所述纳米线源漏结构209在所述纳米线沟道结构204a两侧形成，因此所述纳米线源漏结构209的材料与纳米线沟道结构204a相同或不同的材料相同或不同，使得所述纳米线源漏结构209能够根据具体的工艺需求选择相应的材料，以提高所形成的半导体器件的性能。
在一实施例中，由于所述纳米线源漏结构209作为所形成的晶体管的源区和漏区，因此，在形成所述纳米线源漏结构209之后，在所述纳米线源漏结构209内掺杂P型离子或N型离子，以形成源区和漏区。所述掺杂工艺为共形掺杂(Conformal Doping)工艺，所述共形掺杂工艺为采用等离子体进行各向同性的离子注入工艺，因此能够对所述纳米线源漏结构209的所有表面均进行掺杂，使得掺杂工艺更为均匀，所形成的源区和漏区的性能更为良好。
在一实施例中，在进行所述掺杂工艺之前，在所述伪栅极层206a的侧壁表面形成侧墙，所述侧墙用于定义所述源区和漏区的位置，所述侧墙的材料包括二氧化硅、氮化硅、氮氧化硅中的一种或多种；所述侧墙的形成工艺包括沉积工艺、以及所述沉积工艺之后的回刻蚀工艺。
在一实施例中，在形成侧墙并进行掺杂工艺之后，采用自对准硅化工艺在所述纳米线源漏结构表面形成金属硅化物层，所述金属硅化物层用于与后续形成的导电插塞相接触，所述导电插塞用于电连接源区和漏区，而所述金属硅化物层能够减小导电插塞与源区或漏区之间的电接触电阻。
在另一实施例中，所述纳米线源漏结构的材料为金属，较佳的，所述金属为钨；所述纳米线源漏结构的形成方法为选择性金属化学气相沉积工艺，所述选择性金属化学气相沉积工艺的沉积方向与衬底表面方向平行，形成于纳米沟道结构和支撑部201侧壁相接触的纳米线源漏结构。
请参考图10，在所述覆盖层205、第一介质层203、伪栅极层206a和纳米线源漏结构209表面形成第二介质层210，所述第二介质层210的表面与伪栅极层206a表面齐平。
所述第二介质层210用于保留所述伪栅极层206a的位置和结构，以便在后续去除伪栅极层后，在所述第二介质层210内形成栅极结构。而且，所述第二介质层210还用于电隔离后续形成的栅极结构。
所述第二介质层210的形成工艺包括：采用化学气相沉积工艺在所述覆盖层205、第一介质层203、伪栅极层206a和纳米线源漏结构209表面形成第二介质膜；采用化学机械抛光工艺抛光所述第二介质膜，直至暴露出伪栅极层206a为止；需要说明的是，所述掩膜层208(如图9所示)能够在所述化学机械抛光过程中被去除。所述第二介质层的材料为氧化硅、氮化硅、氮氧化硅或低K材料；其中，所述低K材料的介电常数小于3，使所述第二介质层210具有较强的电隔离能力，有利于使所形成的半导体器件的性能稳定；此外，所述第二介质层210的材料与第一介质层203相同或不同，而所述伪栅极层206a的材料与第二介质层210不同，保证了后续在去除伪栅极层206a时所述第二介质层210的形貌变化较小，继而使后续所形成的栅极结构的结构尺寸精确。
在本实施例中，所述第二介质层210为掺碳的低K材料，所述掺碳的低K材料的介电常数小、电隔离性能强，有利于改善所形成的半导体器件的性能；其次，所述掺碳的低K材料相对于伪栅极层206a的材料具有较大的选择性，从而能够保证后续在去除伪栅极层206a之后，所述第二介质层210受到的不会受到损伤、形貌不发生变化。
此外，在本实施例中，在形成第二介质层210之前，在所述覆盖层205、第一介质层210、伪栅极层206a和纳米线源漏结构209表面形成第一阻挡层211。所述第一阻挡层211的材料与伪栅极膜206或第二介质层210不同；所述第一阻挡层211能够的材料包括氧化硅、氮化硅、氮氧化硅或低K材料，形成工艺为化学气相沉积工艺。所述第一阻挡层211能够在后续去除伪栅极层206a时，保护所述第二介质层210的侧壁表面不受损伤，进一步提高了所形成的栅极结构的尺寸精确度；而且，所述第一阻挡层211还能够在后续形成栅极结构之后，形成与源区或漏区电连接的导电插塞的过程中，作为刻蚀第二介质层的停止层，从而保护纳米线源漏结构209的表面不受损伤。
请参考图11，在形成第二介质层210之后，去除伪栅极层206a(如图10所示)，在第二介质层210内形成暴露出第一介质层203和纳米线沟道结构204a的开口212。
所形成的开口212用于形成栅极结构，由于所述伪栅极层206a通过各向异性的干法刻蚀工艺形成，所述伪栅极层206a的图形与掩膜层208(如图9所示)一致，所述伪栅极层206a的尺寸精确易控，使所述开口212的结构尺寸也相应精确，则后续形成于所述开口212内的栅极结构的形貌良好、尺寸精确易控。
所述去除伪栅极层206a的工艺为干法刻蚀或湿法刻蚀工艺。在一实施例中，所述伪栅极层206a的材料为氧化硅，去除所述伪栅极层206a的方法为湿法刻蚀工艺，且所述湿法刻蚀的刻蚀液包括氢氟酸；而当所述伪栅极层206a的材料为氮化硅时，刻蚀液包括磷酸。所述湿法刻蚀工艺操作简单快速，刻蚀彻底，且对纳米线沟道结构204a和第二介质层210的损伤较小。
需要说明的是，本实施例中，所述纳米线沟道结构204a的表面具有第二阻挡层207，所述第二阻挡层207能够在去除伪栅极层206a的过程中，保护所述纳米线沟道结构204a不受损伤。
请参考图12，在所述开口212内形成栅极结构，所述栅极结构213包围所述纳米线沟道结构204a。
所述栅极结构213包括：包围于所述纳米沟道结构204a表面的栅介质层213、以及位于所述栅介质层213a表面且填充满所述开口212(如图11所示)的栅电极层213b。所述栅极结构213的形成工艺包括：在所述第二介质层210和开口内沉积栅介质膜；在所述栅介质膜表面沉积填充满开口212的栅电极膜；抛光所述栅电极膜和栅介质膜直至暴露出第二介质层为止，在所述开口212内形成栅极结构。
在本实施例中，所述栅介质层213a的材料为高K材料，所述高K材料的介电常数大于5，所述栅电极层213b的材料为金属，所形成的栅极结构能够用于形成高K金属栅(HKMG，High K Metal Gate)晶体管。
在其他实施例中，所述栅介质层213a的材料为二氧化硅，所述栅电极层213b的材料为多晶硅。
本实施例中，在纳米线表面形成伪栅极膜，所述伪栅极膜填充满由相邻支撑部构成的沟槽，采用各向异性干法刻蚀工艺刻蚀所述伪栅极膜和纳米线，直至暴露出第一介质层和覆盖层为止，所述伪栅极膜形成伪栅极层，所述纳米线形成纳米线沟道结构。其中，所述伪栅极层定义了后续形成的栅极结构位置和尺寸，后续在形成第二介质层之后，去除所述伪栅极层，即能够在原伪栅极层的位置形成栅极结构，从而能够使后续所形成的栅极结构尺寸精确且易于控制，有利于使所形成的晶体管性能稳定。其次，由于所述纳米沟道结构两侧的纳米线在所述各向异性干法刻蚀工艺中也被去除，因此，在形成伪栅极层之后，需要采用选择性沉积工艺在所述纳米线沟道结构的侧壁和支撑部的侧壁之间形成纳米线源漏结构。由于所述选择性沉积工艺能够在半导体材料表面以平行于基底表面的方向进行沉积，因此所形成的纳米线源漏结构能够形成于所述纳米线沟道区暴露出的侧壁表面，而且至少部分悬空于第一介质层表面，以所述纳米线源漏结构作为晶体管的源区和漏区时，有利于保证所形成的晶体管的性能良好稳定。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底表面具有分立的支撑部，相邻支撑部之间具有沟槽，所述沟槽的底部表面具有第一介质层，所述沟槽内具有悬空于第一介质层表面的纳米线，所述纳米线的两端分别与相邻支撑部的侧壁连接，所述支撑部表面具有覆盖层；
在所述覆盖层、第一介质层和纳米线表面形成填充满所述沟槽的伪栅极膜；
采用各向异性干法刻蚀工艺刻蚀部分所述伪栅极膜和纳米线，直至暴露出第一介质层和覆盖层为止，在所述沟槽内形成伪栅极层、以及由所述伪栅极层包围的纳米线沟道结构，所述纳米线沟道结构两端的部分纳米线被刻蚀去除；
采用选择性沉积工艺在所述纳米线沟道结构的侧壁和支撑部的侧壁之间形成纳米线源漏结构，所述纳米线源漏结构至少部分悬空于第一介质层表面；
在所述覆盖层、第一介质层、伪栅极层和纳米线源漏结构表面形成第二介质层，所述第二介质层的表面与伪栅极层表面齐平；
在形成第二介质层之后，去除伪栅极层，在第二介质层内形成暴露出第一介质层和纳米线沟道结构的开口；
在所述开口内形成栅极结构，所述栅极结构包围所述纳米线沟道结构。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述伪栅极膜的材料为氮化硅、二氧化硅、氮氧化硅、碳氮化硅、富硅氧化物或氮化硼；所述第一介质层的材料为氧化硅；所述第二介质层的材料为氧化硅、氮化硅、氮氧化硅或低K材料，所述低K材料的介电常数小于3；所述第一介质层和第二介质层的材料相同或不同；所述伪栅极膜的材料与第一介质层或第二介质层不同；所述覆盖层的材料不为半导体材料。
3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述第二介质层为掺碳的低K材料。
4.如权利要求2或3所述的半导体器件的形成方法，其特征在于，去除所述伪栅极层的方法为湿法刻蚀工艺，当所述伪栅极膜的材料为二氧化硅时，所述湿法刻蚀的刻蚀液包括氢氟酸，当所述伪栅极膜的材料为氮化硅时，所述湿法刻蚀的刻蚀液包括磷酸。
5.如权利要求2所述的半导体器件的形成方法，其特征在于，还包括：在形成第二介质层之前，在所述覆盖层、第一介质层、伪栅极层和纳米线源漏结构表面形成第一阻挡层，所述第一阻挡层的材料与伪栅极膜不同。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述纳米线或支撑部的材料为单晶半导体材料，所述单晶半导体材料包括硅、硅锗、锗或III-V族材料。
7.如权利要求6所述的半导体器件的形成方法，其特征在于，所述纳米线源漏结构的材料为半导体材料，所述纳米线源漏结构的形成方法为选择性外延沉积工艺，所述选择性外延沉积工艺的沉积方向与衬底表面方向平行，所述纳米线源漏结构的材料与纳米线的材料相同或不同。
8.如权利要求7所述的半导体器件的形成方法，其特征在于，在形成所述纳米线源漏结构之后，在所述纳米线源漏结构内掺杂P型离子或N型离子。
9.如权利要求8所述的半导体器件的形成方法，其特征在于，在所述掺杂工艺之前，在所述伪栅极层的侧壁表面形成侧墙。
10.如权利要求8或9所述的半导体器件的形成方法，其特征在于，所述掺杂工艺为共形掺杂。
11.如权利要求9所述的半导体器件的形成方法，其特征在于，在形成侧墙并进行掺杂工艺之后，采用自对准硅化工艺在所述纳米线源漏结构表面形成金属硅化物层。
12.如权利要求6所述的半导体器件的形成方法，其特征在于，所述纳米线源漏结构的材料为金属，所述金属为钨，所述纳米线源漏结构的形成方法为选择性金属化学气相沉积工艺，所述选择性金属化学气相沉积工艺的沉积方向与衬底表面方向平行。
13.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成伪栅极膜之前，形成包围于所述纳米线表面的第二阻挡层，所述第二阻挡层的材料与伪栅极膜的材料不同。
14.如权利要求1所述的半导体器件的形成方法，其特征在于，在所述伪栅极膜表面形成掩膜层，所述掩膜层覆盖需要形成栅极结构的对应位置，且所述掩膜层平行于衬底表面方向的图形贯穿所述纳米线平行于衬底表面的方向的图形；以所述掩膜层为掩膜，刻蚀所述伪栅极膜和纳米线。
15.如权利要求14所述的半导体器件的形成方法，其特征在于，所述掩膜层的材料为二氮化硅和氧化硅中的一种或两种的多层重叠。
16.如权利要求1所述的半导体器件的形成方法，其特征在于，所述纳米线的数量大于或等于1，当所述纳米线的数量大于1时，所述纳米线平行排列于相邻支撑部之间。
17.如权利要求1所述的半导体器件的形成方法，其特征在于，所述栅极结构包括：包围于所述纳米线沟道结构表面的栅介质层、以及位于所述栅介质层表面且填充满所述开口的栅电极层。
18.如权利要求17所述的半导体器件的形成方法，其特征在于，所述栅介质层的材料为高K材料，所述高K材料的介电常数大于5；所述栅电极层的材料为金属。
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