CN110942993B - 垂直式环绕栅极场效应晶体管的制备方法 - Google Patents

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Abstract

本发明涉及半导体制造工艺设计领域，提供了一种垂直式环绕栅极场效应晶体管的制造方法，采用气‑液‑固方法制得所述垂直式环绕栅极场效应晶体管的纳米线。采用气‑液‑固方法不仅能够得到晶格结构完整、尺寸均一可控的纳米线，且制备工艺成熟稳定、成本较低。此外，气‑液‑固方法还能够在生长纳米线的过程中进行原位掺杂，进一步简化工艺，提高产能。

Description

垂直式环绕栅极场效应晶体管的制备方法
技术领域
本发明涉及半导体制造工艺设计领域，更详细地说，本发明涉及一种垂直式环绕栅极场效应晶体管的制备方法。
背景技术
集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。在不断追求高器件密度、高性能和低成本的探索中，目前的半导体工业已经进入纳米技术工艺节点，来自制造和设计方面的挑战促进了三维设计如鳍式场效应管(FinFET)的发展。
相对于平面型场效应管，FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能。然而，为了保持对于短沟道效应的控制，鳍部厚度和鳍部长度必须同时缩小，这将导致阈值电压的浮动范围过大，难以调节。类似地，由于鳍部长度受限，水平式环绕栅极场效应管(Lateral Gate-All-Around Field Effect Transistor)的微缩(Scaledown)性能也同样受制于器件性能对沟道长度、侧墙厚度以及源漏接触区域大小三者的要求。
相对地，垂直式环绕栅极场效应晶体管(Vertical Gate-All-Around FieldEffect Transistor)由于纳米线(nanowire，NW)沿垂直方向延伸，其空间占用(footprint)较小，因此从根本上解决了沟道长度、侧墙厚度在微缩过程中愈发受限的问题。此外，根据理论计算结果，垂直式环绕栅极场效应晶体管相比于水平式环绕栅极场效应管还具有更好的功耗表现，因此目前看来是非平面型场效应管未来发展的最优选择。
目前，业界常用的垂直式环绕栅极场效应晶体管的纳米线主要采用自上而下(Top-Down)，即光刻方法制备。然而，一方面，受制于光刻设备的精度和刻蚀设备的性能，该方法较难获得晶格结构完整、尺寸分布均匀且可控的纳米线；另一方面，不仅光刻设备本身的购买、运行、维护成本极高，且刻蚀硅纳米线的过程会造成材料的大量浪费，因此总体成本高，不适合投入大规模生产。
发明内容
本发明所要解决的技术问题为提供一种垂直式环绕栅极场效应晶体管的制备方法，能够获得晶格结构完整、尺寸分布均匀且可控的纳米线，且制备过程简单方便、成本较低。
鉴于现有技术的上述问题，本发明提供的垂直式环绕栅极场效应晶体管的制备方法采用气-液-固(Vapor-Liquid-Solid，VLS)方法制得所述垂直式环绕栅极场效应晶体管的纳米线。
采用气-液-固(VLS)方法不仅能够得到晶格结构完整、尺寸均一可控的纳米线，且制备工艺成熟稳定、成本较低。此外，气-液-固方法还能够在生长纳米线的过程中进行原位掺杂，进一步简化工艺，提高产能。相应地，在本发明的较优技术方案中，所述纳米线为硅纳米线、锗掺杂硅纳米线、磷掺杂硅纳米线、碳掺杂硅纳米线或碳磷掺杂硅纳米线的任一种。
在本发明的较优技术方案中，所述制备方法包括以下步骤：
提供衬底；
在所述衬底上形成图案化的催化金属层；
升温加热，使所述催化金属层和与所述催化金属层接触部分的所述衬底共溶形成合金液滴；
采用化学气相沉积方法在所述合金液滴处生长纳米线。
进一步地，在本发明的较优技术方案中，所述催化金属层的材料为Au、Fe、Ni、Ga或Al的一种或多种。
优选地，所述催化金属层的材料为Au，采用Au作为金属催化剂，适合用于硅纳米线及掺杂硅纳米线的制备。
进一步地，在本发明的较优技术方案中，所述衬底为绝缘体上硅，包括衬底硅层、埋氧层和顶层硅层，所述制备方法还包括：刻蚀所述顶层硅层，形成沟槽结构，刻蚀过程停止于所述沟槽结构内露出所述埋氧层，刻蚀后的所述顶层硅层在至少一部分所述纳米线的邻接区域形成有若干由所述沟槽结构隔离的有源区域；对所述有源区域进行掺杂，作为所述垂直式环绕栅极场效应晶体管的源漏区域。
采用绝缘体上硅作为衬底，可以利用其顶层硅层作为器件结构的源漏区域，而使用埋氧层作为隔离结构，减少了漏电流和功耗，且与现有晶圆制程兼容，便于投入生产。此外，中段(middle of line,MOL)制程的布线问题已经成为制程微缩过程中的重要限制因素，在顶层硅层处形成源漏结构的另一益处在于能够将电源线埋于器件底部，节省空间，以简化中段制程中的布线难度，同时降低寄生电阻。
更进一步地，在本发明的较优技术方案中，在刻蚀所述顶层硅层的步骤之前，在采用化学气相沉积方法在所述合金液滴处生长纳米线的步骤之后，还包括：在所述顶层硅层以及所述纳米线表面形成栅极多层结构；以第一掩膜刻蚀所述栅极多层结构，直至露出所述顶层硅层，所述第一掩膜至少覆盖所述纳米线表面的所述栅极多层结构；在所述顶层硅层的刻蚀步骤中，以第二掩膜刻蚀所述顶层硅层，所述有源区域内部分顶层硅层未被所述栅极多层结构覆盖，该未被所述栅极多层结构覆盖的顶层硅层用于在后道工序中形成第一源漏接触结构。通过上述方法，本较优技术方案能够为与顶层硅层连接的源漏接触结构提供较大面积的接触区域，以降低接触电阻，提高电路的运行速率。
在本发明的较优技术方案的一个方面，所述栅极多层结构包括依次设置的高k栅介质层、功函数金属群(Work Function Metal Group,WFMG)、扩散阻挡层和浅槽隔离衬垫层。优选地，所述扩散阻挡层采用TiN或TaN材料制得；所述浅槽隔离衬垫层为氧化硅衬垫或氮化硅衬垫；所述功函数金属群是Al、Cu、Ti、Ta、W、Mo、Ni、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、Er、Y、Co、Pd、Pt中的一种或两种以上的组合；所述高k栅介质层为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3中的一种或两种以上的组合。
在本发明的较优技术方案的另一方面，在形成所述栅极多层结构之后，还包括：对所述顶层硅层及所述纳米线进行掺杂，形成源漏区域和导电沟道。本发明的较优技术方案提供的工艺方法能够采用一次掺杂工艺制作源漏区域和导电沟道，简化工艺流程，降低生产成本、提升产能。
在本发明的较优技术方案的另一方面，后道工序中形成的第一源漏接触结构覆盖于所述顶层硅层有源区域的顶部和侧壁表面。由于空间占用的限制，有源区域能够用作接触的面积较小，所述第一源漏接触结构同时与有源区域的顶部和侧壁表面接触，能够增大两者之间的接触面积，减小接触电阻。
在本发明的较优技术方案的其他方面，所述垂直式环绕栅极场效应晶体管的制备方法还包括以下步骤：形成覆盖所述栅极多层结构的第一金属层间介质膜；回刻蚀所述第一金属层间介质膜，露出至少一部分覆盖所述纳米线侧壁的所述栅极多层结构，形成第一金属层间介质层；在所述纳米线顶部和侧壁表面的所述栅极多层结构上形成金属栅极膜；刻蚀所述金属栅极膜，降低所述金属栅极膜的高度，形成金属栅极，使其顶部低于所述纳米线顶部。以上步骤用于形成环绕纳米线的金属栅极，通过调整第一金属层间介质层的厚度以及金属栅极的高度，能够调节沟道长度及其位置，提高栅极对沟道的控制能力。
可选的，在本发明的较优技术方案的其他方面中，在形成所述金属栅极膜之后，在刻蚀所述金属栅极膜之前，还包括：形成覆盖所述金属栅极膜和所述第一金属层间介质层表面的金属层间介质衬垫层；形成第二金属层间介质膜，所述第二金属层间介质膜覆盖所述金属层间介质衬垫层的侧壁和顶部表面；平坦化所述第二金属层间介质膜，直至露出所述金属层的顶部表面，形成第二金属层间介质层。
可选的，在本发明的较优技术方案的其他方面中，所述栅极多层结构至少包括高k栅介质层和覆盖所述高k栅介质层的功函数金属群、扩散阻挡层；在刻蚀所述金属栅极膜时，一并刻蚀去除所述纳米线顶部及侧壁未被所述金属栅极覆盖部分表面的所述栅极多层结构中的所述功函数金属群和所述扩散阻挡层。
可选的，在本发明的较优技术方案的其他方面中，在所述金属栅极上形成层间介质层；以第三掩膜刻蚀所述层间介质层，直至露出所述纳米线的顶部和部分侧壁，形成接触槽；在所述接触槽内形成与所述纳米线顶部和部分侧壁接触的第二源漏接触结构。第二源漏接触结构同时与纳米线顶部和部分侧壁接触，能够增大接触面积，减小接触电阻。
进一步地，在本发明的较优技术方案中，所述垂直式环绕栅极场效应晶体管的制备方法还包括：在所述纳米线表面热生长氧化硅层。所述氧化硅层用于保护纳米线在之后的工艺步骤中免受刻蚀影响。
附图说明
图1～图12为本发明一个实施例中垂直式环绕栅极场效应晶体管形成过程不同步骤中的结构示意图。
附图标记：
100-衬底 100a-顶层硅层 100b-埋氧层 100c-衬底硅层
101-催化金属层 102-纳米线 103-氧化硅层
104-栅极多层结构 105-第一金属层间介质层
106-金属栅极膜 106’-金属栅极
107-金属层间介质衬垫层 108-第二金属层间介质层
109-层间介质层 110-保护层
111-第一源漏接触结构 112-第二源漏接触结构
具体实施方式
以下，一边参照附图一边大致说明本发明的优选实施例。另外，本发明的实施例并不限定于下述实施例，能够采用在本发明的技术构思范围内的各种各样的实施例。
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施例。
本实施例提供了一种垂直式环绕栅极场效应晶体管的制备方法，采用气-液-固方法制得所述垂直式环绕栅极场效应晶体管的纳米线，得到晶格结构完整、尺寸均一可控的纳米线，且制备工艺成熟稳定、成本较低。
首先，参考图1，提供绝缘体上硅(silicon on insulators,SOI)衬底100，所述绝缘体上硅衬底包括顶层硅层100a、埋氧层100b(buried oxide,BOX)、衬底硅层100c。
在本发明的其他实施例中，所述衬底还可以是体硅、锗、锗硅、砷化镓或者绝缘体上锗，当所述衬底为体硅、锗、锗硅或砷化镓时，可继续在所述衬底表面沉积氧化物隔离层，以实现不同场效应管底部源漏区域之间的电隔离。
采用绝缘体上硅衬底100能够减少器件的漏电流和功耗，同时利用其顶层硅层100a作为器件的源漏区域，而使用埋氧层100b作为隔离结构，不仅减少了漏电流和功耗，同时能够较好地利用绝缘体上硅衬底的结构特点，与现有晶圆制程兼容，便于投入生产。
参考图2，在所述顶层硅层100a表面形成图案化的催化金属层101。
具体地，所述催化金属层101可以为Au、Fe、Ni、Ga或Al。本实施例中，所述催化金属层101采用Au。所述催化金属层101的具体制备方法为：在所述顶层硅层100a表面旋涂光刻胶，曝光显影并清洗后，在目标位置沉积Au膜，去除光刻胶后在顶层硅层100a表面留下图案化的催化金属层101。本实施例中，所述Au膜的厚度为1-5nm，所述Au膜的沉积方法为离子溅射。
参考图3，采用气-液-固方法在覆盖有催化金属层101的顶层硅层100a处生长纳米线102。
具体地，所述气-液-固方法生长纳米线102的过程包括以下步骤：
升温加热，使催化金属层101中的Au熔化后与顶层硅层100a中的Si合金化，形成合金液滴；
采用化学气相沉积方法在所述合金液滴处生长纳米线102。
其中，采用化学气相沉积方法生长纳米线102的具体工艺方法为：将带有Au膜的晶圆转移至化学气相沉积(PECVD)腔室中，以经载气(此处为氢气)稀释的硅烷为前驱体，在600～800℃的高温环境下持续反应0.1～10h后，冷却即可得到硅纳米线。本实施例中，所述硅烷为SiH4，但也可以包括如Si2H6等其他前驱气体。在生长过程中，前驱气体在催化金属表面分解，Si在合金液滴内扩散，在出现过饱和情况时，Si原子在催化剂-衬底界面析出，以形成直径与催化金属颗粒的直径相似的硅纳米线102。
在本发明的其他实施例中，前驱气体还可以包含一种或多种掺杂剂：来自周期表III族的p型掺杂剂；来自周期表V族的n型掺杂剂；选自B、Al与In的p型掺杂剂；选自P、As与Sb的n型掺杂剂；来自周期表II族的p型掺杂剂；选自Mg、Zn、Cd与Hg的p型掺杂剂；来自周期表IV族的p型掺杂剂；选自C与Si的p型掺杂剂；或选自Si、Ge、Sn、S、Se与Te的n型掺杂剂。优选地，所述掺杂剂选自GeH4、B2H6、POCl3、PH3等反应气体，以得到具有一定浓度硼掺杂、锗掺杂、磷掺杂、碳掺杂或碳磷掺杂的硅纳米线。该原位掺杂的硅纳米线能够提高沟道的导电性能，避免离子注入工艺对硅纳米线表面产生的损伤，同时进一步简化工艺，提高产能。
采用上述方法能够在顶层硅层100a表面得到若干垂直于衬底的晶格结构完整、尺寸均一可控的纳米线102，该制备工艺成熟稳定，成本较低。
参考图4，采用湿法工艺刻蚀去除纳米线102顶部的催化金属层101，之后，采用热氧化工艺在所述纳米线102顶部及侧壁表面形成一薄层氧化硅层103，以保护所述纳米线在后续的刻蚀步骤中不受影响。具体地，本实施例中所述湿法工艺刻蚀去除所述催化金属层101所用的刻蚀剂为含有碘离子和/或碘单质的水溶液，例如TFA刻蚀剂(含6-10wt％碘单质、15-25wt％碘化钾，余量为水)。
继续参考图5，在所述氧化硅层103表面继续生长栅极多层结构104。所述栅极多层结构104包括自下而上依次设置的高k栅介质层、功函数金属群、扩散阻挡层以及浅槽隔离衬垫层。本实施例中，所述高k栅介质层为HfO2材料制得；所述功函数金属群可根据NMOS或PMOS场效应管对栅极功函数的要求从以下材料中进行选取，包括Al、Cu、Ti、Ta、W、Mo、Ni、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、Er、Y、Co、Pd、Pt中的一种或两种以上的组合；所述扩散阻挡层采用TiN材料制得；所述浅槽隔离衬垫层为氮化硅衬垫。
本实施例中的所述扩散阻挡层能够阻挡后续形成的金属栅极以及所述功函数金属群中的金属原子向所述高k栅介质层中的扩散，进而防止其造成的阈值电压的漂移，所述浅槽隔离衬垫层用于隔离功函数金属群与后续形成的金属层间介质层，防止金属原子向金属层间介质层内扩散。
参考图6，以第一掩膜(图中未示出)刻蚀所述栅极多层结构104，所述第一掩膜至少覆盖所述纳米线102表面(包括顶部和侧壁)的所述栅极多层结构104，以保护其不受刻蚀影响。
所述刻蚀过程采用各向异性干法刻蚀，停止于所述顶层硅层100a表面。在本实施例中，所述顶层硅层100a表面具有用于保护顶层硅层100a的氧化硅层103，所述刻蚀过程停止于所述氧化硅层103。
接着，再以第二掩膜(图中未示出)刻蚀所述氧化硅层103及所述顶层硅层100a，所述第二掩膜除了保护所述纳米线102表面以外，还保护部分未被栅极多层结构104覆盖的与所述纳米线102邻接设置的顶层硅层100a表面。
刻蚀所述氧化硅层103及所述顶层硅层100a直至沟槽结构内露出所述埋氧层100b，后续会在所述沟槽结构内进一步填充介电材料，以隔离相邻的场效应管器件，相应地，刻蚀过程将所述顶层硅层100a形成为若干分立的岛状的有源区域I，每个所述有源区域I内对应形成有纳米线102。
对该有源区域I内的所述顶层硅层100a及其对应的纳米线102进行掺杂，其中，所述有源区域I内的顶层硅层100a未覆盖所述栅极多层结构104的部分及所述纳米线102顶部形成为所述垂直式环绕栅极场效应晶体管的源漏区域，所述纳米线102在垂直方向上的中间部分形成为所述垂直式环绕栅极场效应晶体管的导电沟道。
本实施例中，将顶层硅层1a未覆盖所述栅极多层结构104的部分作为源漏区域，可以将电源线埋于器件底部，节省空间、简化中段制程布线难度的同时降低了器件的寄生电阻。
参考图7，沉积第一金属层间介质膜，所述第一金属层间介质膜填充于所述纳米线102之间，并覆盖所述纳米线102的顶部；之后，平坦化所述第一金属层间介质膜，研磨直至露出部分所述纳米线102表面的栅极多层结构104；在完成对于所述第一金属层间介质膜的平坦化步骤之后，回刻蚀所述第一金属层间介质膜，形成第一金属层间介质层105，所述第一金属层间介质层105至少覆盖于未被所述栅极多层结构104覆盖的所述顶层硅层100a表面以及部分所述纳米线102侧壁上覆盖的所述栅极多层结构104表面。
所述第一金属层间介质膜及其相应形成的所述第一金属层间介质层105可以采用低k介电材料(形成的为低k介电层)，也可以采用超低k介电材料(形成的为超低k介电层)。一般而言，低k介电材料是指介电常数(k值)小于4的介电材料，超低k介电材料是指介电常数(k值)小于2的介电材料。通常采用化学气相旋涂工艺(SOG)、甩胶技术或化学气相沉积技术制备，其材料可以为氟掺杂的氧化硅玻璃(FSG)、氧化硅(silicon oxide)、含碳材料、孔洞性材料(porous-like material)或相似物。作为一个实例，所述第一金属层间介质层105为低k介电材料，所述低k介电材料为包含有致孔剂的孔洞性材料，致孔剂可以是任何合适产生孔的材料，致孔剂材料可以是碳氢化合物、含有抗蚀剂的丙烯酸盐(丙烯酸脂)族的聚合物、氟化的聚合物等。可以在熔炉中或者通过其他工艺实施固化，例如紫外线固化、快速热固化、闪光灯固化、激光固化等。采用低k介电材料制备的所述第一金属层间介质层105能够有效地降低金属连线层间的电阻电容延迟(RC delay)。
本实施例中，所述第一金属层间介质膜采用氟掺杂的氧化硅玻璃制得，所述第一金属层间介质膜的回刻蚀采用湿法刻蚀或反应离子刻蚀完成。回刻蚀完成后得到的所述第一金属层间介质层105的厚度决定了后续形成金属栅极106的底部位置。
参考图8，在未覆盖所述第一金属层间介质层105的所述纳米线102顶部以及侧壁表面继续沉积金属栅极膜106，所述金属栅极膜106覆盖于所述栅极多层结构104的表面。之后，在所述金属栅极膜106及所述第一金属层间介质层105表面继续沉积金属层间介质衬垫层107，以防止后续源漏退火步骤中所述金属栅极膜106中的金属原子向所述第二金属层间介质层108中扩散。
具体地，所述金属栅极膜106采用以下方法制得：采用化学气相沉积方法沉积高于所述纳米线102顶部的金属栅极膜106；采用各向异性的干法刻蚀方法图形化所述金属栅极膜106，本步骤中的所述金属栅极膜106覆盖于所述纳米线102的侧壁和顶部表面，在后续步骤中，还将进一步对所述金属栅极膜106进行刻蚀，降低其高度，使其仅覆盖所述纳米线102的侧壁，以形成环绕所述纳米线102的金属栅极106’。
本实施例中，所述金属层间介质衬垫层107采用原子层沉积方法制得，为氧化硅衬垫或氮化硅等绝缘衬垫。
继续参考图9，沉积第二金属层间介质膜，所述第二层间介质膜覆盖所述金属层间介质衬垫层107表面，其顶部高于所述金属层间介质衬垫层107的顶部表面；之后，采用化学机械平坦化(CMP)方法，研磨所述第二层间介质膜，露出所述金属层间介质衬垫层107的顶部平面；继续所述化学机械平坦化过程，在所述金属层间介质衬垫层107的顶部开口，直至露出所述金属栅极膜106的顶部平面并形成第二金属层间介质层108。
本实施例中，所述第二金属层间介质膜及其相应形成的所述第二金属层间介质层108可以采用低k介电材料(形成的为低k介电层)，也可以采用超低k介电材料(形成的为超低k介电层)。
继续参考图10，刻蚀所述金属栅极膜106，降低其高度，形成金属栅极106’，所述金属栅极106’的顶部低于所述纳米线102的顶部平面。
具体地，采用反应离子刻蚀方法进行所述金属栅极膜106的刻蚀，所述反应离子刻蚀过程对于所述金属栅极膜106以及所述栅极多层结构104中的所述功函数金属群、所述扩散阻挡层的金属材料具有较好的选择性，因此在进行所述金属栅极膜106刻蚀过程的同时，可以一并去除所述纳米线102顶部及部分侧壁上覆盖的所述栅极多层结构104中的所述功函数金属群和扩散阻挡层，以防止后续形成的第二源漏接触结构112与金属栅极106’之间的短路，同时简化工艺、提高产能。
参考图11，在所述金属栅极106’以及所述第二金属层间介质层108上沉积层间介质层109，以为后续形成接触结构提供工艺平台；在平坦化所述层间介质层108后，采用原子层沉积或化学气相沉积方法在所述层间介质层108表面继续沉积保护层110，以保护所述层间介质层108。
所述层间介质层109可以采用流体化学气相沉积(Flowable Chemical VaporDeposition，FCVD)工艺、高密度等离子沉积(High Density Plasma，HDP)工艺、等离子体增强沉积工艺制得，所述层间介质层109的材料为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅、低k介质材料(介电系数为大于或等于2.5、小于3.9，例如多孔氧化硅、或多孔氮化硅)或超低k介质材料(介电系数小于2.5，例如多孔SiCOH)。本实施例中，所述层间介质层109为氧化硅层，所述保护层110采用原子层沉积工艺制得，所述保护层110为氮化硅层。
参考图12，本步骤用于形成与所述顶层硅层100a电连接的第一源漏接触结构111以及与所述纳米线102顶部电连接的第二源漏接触结构112，所述第一源漏接触结构111与所述第二源漏接触结构112在不同的步骤中分别被形成，两者形成的顺序可以互换。
其中，所述第一源漏接触结构111的形成包括以下步骤：采用对氧化硅及氮化硅材料具有高度选择性的各向异性刻蚀方法，刻蚀所述保护层110、所述层间介质层109、所述第二金属层间介质层108、所述金属层间介质衬垫层107、所述第一金属层间介质层105，直至露出所述顶层硅层100a的顶部和侧壁表面，形成具有高深宽比的第一接触槽，再在所述第一接触槽中形成第一源漏接触结构111。
所述第二源漏接触结构112的形成包括以下步骤：刻蚀所述保护层110，在所述纳米线102上方的所述保护层110中形成通孔，再以所述保护层110作为第三掩膜，刻蚀所述层间介质层109，直至露出所述纳米线102的顶部及部分侧壁，形成第二接触槽；在所述第二接触槽中形成第二源漏接触结构112。
本实施例中，所述第一源漏接触结构111和所述第二源漏接触结构112采用自对准硅化钛工艺形成，导电插塞采用金属钨制得。将所述第一源漏接触结构111形成为与所述顶层硅层100a的顶部和侧壁接触，将所述第二源漏接触结构112形成为与所述纳米线102的顶部和侧壁接触，均可以增大接触面积，减小接触电阻，提高电路的运行速率。
需要说明的是，本实施例中，金属栅极106’的接触结构可以根据实际情况，与所述金属栅极106’形成在同一平面或不同平面上，由于示意图绘制方式的限制，未在图中示出，其具体结构及形成方法为本领域技术人员所熟知，在此不再赘述。
至此，已经结合附图描述了本发明的技术方案，但是，本领域技术人员容易理解的是，本发明的保护范围显然不局限于这些具体实施方式。在不偏离本发明的原理的前提下，本领域技术人员可以对相关技术特征作出等同的更改或替换，这些更改或替换之后的技术方案都将落入本发明的保护范围之内。

Claims (11)

1.一种垂直式环绕栅极场效应晶体管的制备方法，其特征在于，采用气-液-固方法制得所述垂直式环绕栅极场效应晶体管的纳米线，所述制备方法包括以下步骤：
提供衬底；
在所述衬底上形成图案化的催化金属层；
升温加热，使所述催化金属层和与所述催化金属层接触部分的所述衬底共溶形成合金液滴；
采用化学气相沉积方法在所述合金液滴处生长纳米线；
其中，所述衬底为绝缘体上硅，包括衬底硅层、埋氧层和顶层硅层，所述制备方法还包括：
刻蚀所述顶层硅层，形成沟槽结构，刻蚀过程停止于所述沟槽结构内露出所述埋氧层，刻蚀后的所述顶层硅层在至少一部分所述纳米线的邻接区域形成有若干由所述沟槽结构隔离的有源区域；
对所述有源区域进行掺杂，作为所述垂直式环绕栅极场效应晶体管的源漏区域；
其中，在刻蚀所述顶层硅层的步骤之前，在采用化学气相沉积方法在所述合金液滴处生长纳米线的步骤之后，还包括：
在所述顶层硅层以及所述纳米线表面形成栅极多层结构；
以第一掩膜刻蚀所述栅极多层结构，直至露出所述顶层硅层，所述第一掩膜至少覆盖所述纳米线表面的所述栅极多层结构；
在所述顶层硅层的刻蚀步骤中，以第二掩膜刻蚀所述顶层硅层，所述有源区域内部分顶层硅层未被所述栅极多层结构覆盖，该未被所述栅极多层结构覆盖的顶层硅层用于在后道工序中形成第一源漏接触结构。
2.如权利要求1所述的垂直式环绕栅极场效应晶体管的制备方法，其特征在于，所述纳米线为硅纳米线、锗掺杂硅纳米线、磷掺杂硅纳米线、掺杂硅纳米线或碳磷掺杂硅纳米线的任一种。
3.如权利要求1所述的垂直式环绕栅极场效应晶体管的制备方法，其特征在于，所述催化金属层的材料为Au、Fe、Ni、Ga或Al的一种或多种。
4.如权利要求1所述的垂直式环绕栅极场效应晶体管的制备方法，其特征在于，所述栅极多层结构包括依次设置的高k栅介质层、功函数金属群、扩散阻挡层和浅槽隔离衬垫层。
5.如权利要求1所述的垂直式环绕栅极场效应晶体管的制备方法，其特征在于，在形成所述栅极多层结构之后，还包括：
对所述顶层硅层及所述纳米线进行掺杂，形成源漏区域和导电沟道。
6.如权利要求1所述的垂直式环绕栅极场效应晶体管的制备方法，其特征在于，后道工序中形成的第一源漏接触结构覆盖于所述顶层硅层有源区域的顶部和侧壁表面。
7.如权利要求1所述的垂直式环绕栅极场效应晶体管的制备方法，其特征在于，还包括：
形成覆盖所述栅极多层结构的第一金属层间介质膜；
回刻蚀所述第一金属层间介质膜，露出至少一部分覆盖所述纳米线侧壁的所述栅极多层结构，形成第一金属层间介质层；
在所述纳米线顶部和侧壁表面的所述栅极多层结构上形成金属栅极膜；
刻蚀所述金属栅极膜，降低所述金属栅极膜的高度，形成金属栅极，使其顶部低于所述纳米线顶部。
8.如权利要求7所述的垂直式环绕栅极场效应晶体管的制备方法，其特征在于，在形成所述金属栅极膜之后，在刻蚀所述金属栅极膜之前，还包括：
形成覆盖所述金属栅极膜和所述第一金属层间介质层表面的金属层间介质衬垫层；
形成第二金属层间介质膜，所述第二金属层间介质膜覆盖所述金属层间介质衬垫层的侧壁和顶部表面；
平坦化所述第二金属层间介质膜，直至露出所述金属层的顶部表面，形成第二金属层间介质层。
9.如权利要求7所述的垂直式环绕栅极场效应晶体管的制备方法，其特征在于，所述栅极多层结构至少包括高k栅介质层和覆盖所述高k栅介质层的功函数金属群、扩散阻挡层；
在刻蚀所述金属栅极膜时，一并刻蚀去除所述纳米线顶部及侧壁未被所述金属栅极覆盖部分表面的所述栅极多层结构中的所述功函数金属群和所述扩散阻挡层。
10.如权利要求7所述的垂直式环绕栅极场效应晶体管的制备方法，其特征在于，
在所述金属栅极上形成层间介质层；
以第三掩膜刻蚀所述层间介质层，直至露出所述纳米线的顶部和部分侧壁，形成接触槽；
在所述接触槽内形成与所述纳米线顶部和部分侧壁接触的第二源漏接触结构。
11.如权利要求1所述的垂直式环绕栅极场效应晶体管的制备方法，其特征在于，还包括：
在所述纳米线表面热生长氧化硅层。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112968053B (zh) * 2021-02-01 2022-09-09 深圳大学 场效应晶体管及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1870294A (zh) * 2005-05-23 2006-11-29 国际商业机器公司 半导体结构和形成该半导体结构的方法
CN101595565A (zh) * 2006-09-18 2009-12-02 昆南诺股份有限公司 在垂直半导体结构上制造精密垂直和水平层的方法
CN105789302A (zh) * 2014-09-18 2016-07-20 台湾积体电路制造股份有限公司 半导体器件和方法
US9761726B1 (en) * 2016-04-27 2017-09-12 International Business Machines Corporation Vertical field effect transistor with undercut buried insulating layer to improve contact resistance

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007022359A2 (en) * 2005-08-16 2007-02-22 The Regents Of The University Of California Vertical integrated silicon nanowire field effect transistors and methods of fabrication
EP2808897B1 (en) * 2013-05-30 2021-06-30 IMEC vzw Tunnel field effect transistor and method for making thereof
US9882025B1 (en) * 2016-09-30 2018-01-30 Globalfoundries Inc. Methods of simultaneously forming bottom and top spacers on a vertical transistor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1870294A (zh) * 2005-05-23 2006-11-29 国际商业机器公司 半导体结构和形成该半导体结构的方法
CN101595565A (zh) * 2006-09-18 2009-12-02 昆南诺股份有限公司 在垂直半导体结构上制造精密垂直和水平层的方法
CN105789302A (zh) * 2014-09-18 2016-07-20 台湾积体电路制造股份有限公司 半导体器件和方法
US9761726B1 (en) * 2016-04-27 2017-09-12 International Business Machines Corporation Vertical field effect transistor with undercut buried insulating layer to improve contact resistance

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