CN114121665B - 半导体器件的制作方法、半导体器件、存储器及存储系统 - Google Patents
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Abstract
本发明实施例公开了一种半导体器件的制作方法、半导体器件、存储器及存储系统。所述半导体器件的制作方法包括：在基底的背面形成停止层，其中，所述基底的背面与所述基底的正面相对设置，所述基底的侧面分别与所述基底的正面和背面连接；在所述基底的正面、侧面以及所述停止层背离所述基底的一侧形成栅极层；去除所述基底侧面以及所述停止层背离所述基底一侧的栅极层，使所述基底正面的栅极层形成栅极。本发明实施例能够避免栅极层去除时基底背面被损坏，提高半导体器件的性能。
Description
技术领域
本发明实施例涉及半导体技术领域，尤其涉及一种半导体器件的制作方法、半导体器件、存储器及存储系统。
背景技术
目前，在半导体器件中形成晶体管的栅极时，会在基底的正面、侧面和背面形成栅极层，然后去除基底侧面的栅极层，以避免后续加热处理工艺中基底侧面的栅极层发生脱落。基底背面的栅极层保留，但栅极层的厚度较大，后续在基底背面形成覆盖栅极层的其他膜层时容易导致膜层脱落。若在去除基底侧面的栅极层时，同时去除基底背面的栅极层，由于基底侧面和背面的膜层刻蚀速率不同，会对基底背面造成损坏，影响半导体器件的性能。
发明内容
本发明实施例提供一种半导体器件的制作方法、半导体器件、存储器及存储系统，能够避免栅极层去除时基底背面被损坏，提高半导体器件的性能。
本发明实施例提供了一种半导体器件的制作方法，包括：
在基底的背面形成停止层，其中，所述基底的背面与所述基底的正面相对设置，所述基底的侧面分别与所述基底的正面和背面连接；
在所述基底的正面、侧面以及所述停止层背离所述基底的一侧形成栅极层；
去除所述基底侧面以及所述停止层背离所述基底一侧的栅极层，使所述基底正面的栅极层形成栅极。
进一步，所述在基底的背面形成停止层的步骤，包括：
提供位于所述基底侧面和背面的掩膜层，以及位于所述掩膜层背离所述基底一侧的介质层；所述基底背面的掩膜层的厚度大于所述基底侧面的掩膜层的厚度；
对所述介质层和所述掩膜层进行刻蚀，以去除所述介质层和部分掩膜层，所述基底背面剩余的掩膜层构成所述停止层。
进一步，刻蚀所述掩膜层的刻蚀速率小于刻蚀所述介质层的刻蚀速率。
进一步，所述掩膜层包括氮化硅，所述介质层包括氧化硅。
进一步，所述介质层包括第一子介质层和第二子介质层；
所述提供位于所述基底侧面和背面的掩膜层，以及位于所述掩膜层背离所述基底一侧的介质层的步骤，包括：
提供位于所述基底正面、侧面和背面的初始掩膜层，以及位于所述基底侧面的第一子介质层，所述第一子介质层位于所述初始掩膜层背离所述基底的一侧；所述基底正面和背面的初始掩膜层的厚度大于所述基底侧面的初始掩膜层的厚度；
在所述基底的背面形成第二子介质层，且所述第二子介质层位于所述初始掩膜层背离所述基底的一侧；
去除所述基底正面的初始掩膜层，使所述基底侧面和背面的初始掩膜层构成所述掩膜层。
进一步，在所述去除所述基底侧面以及所述停止层背离所述基底一侧的栅极层的步骤之后，还包括：
在所述基底的侧面以及所述停止层背离所述基底的一侧形成保护层。
进一步，所述保护层包括位于所述基底侧面以及所述停止层背离所述基底一侧的第一氮化硅层，位于所述第一氮化硅层背离所述基底一侧的氧化硅层，以及位于所述氧化硅层背离所述基底一侧的第二氮化硅层。
相应地，本发明实施例还提供了一种半导体器件，包括：
基底；
位于所述基底背面的停止层；以及，
位于所述基底正面的栅极。
进一步，所述停止层还延伸至所述基底的侧面。
进一步，所述半导体器件还包括：
位于所述基底侧面以及所述停止层背离所述基底一侧的保护层。
进一步，所述基底包括衬底，以及位于所述衬底正面、侧面和背面的缓冲层；
所述停止层位于所述缓冲层背离所述衬底的一侧，所述栅极位于所述缓冲层背离所述衬底的一侧。
相应地，本发明实施例还提供了一种存储器，包括存储阵列结构，以及与所述存储阵列结构电性连接的外围结构；
所述外围结构包括上述半导体器件。
相应地，本发明实施例还提供了一种存储系统，包括上述存储器，以及与所述存储器电性连接的控制器。
本发明实施例的有益效果为：先在基底的背面形成停止层，然后在基底的正面、侧面以及停止层背离基底的一侧形成栅极层，然后去除基底侧面以及停止层背离基底一侧的栅极层，以使基底正面的栅极层构成栅极，通过在基底背面形成停止层，可以同时去除基底侧面和背面的栅极层，且避免由于刻蚀速率差异导致基底背面被损坏，从而提高半导体器件的性能，进而避免存储器中的膜层被损坏，提高存储器的性能。
附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一些实施例中半导体器件的结构示意图；
图2为本发明实施例提供的半导体器件的制作方法的一个流程示意图；
图3a至图3g为本发明实施例提供的半导体器件的制作方法的结构示意图；
图4为本发明实施例提供的半导体器件的一个结构示意图；
图5为本发明实施例提供的存储器的一个结构示意图；
图6为本发明实施例提供的存储系统的一个结构示意图。
具体实施方式
这里所公开的具体结构和功能细节仅仅是代表性的，并且是用于描述本发明的示例性实施例的目的。但是本发明实施例可以通过许多替换形式来具体实现，并且不应当被解释成仅仅受限于这里所阐述的实施例。
在本发明实施例的描述中，需要理解的是，术语“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明实施例和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明实施例的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。另外，术语“包括”及其任何变形，意图在于覆盖不排他的包含。
在本发明实施例的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明实施例中的具体含义。
这里所使用的术语仅仅是为了描述具体实施例而不意图限制示例性实施例。除非上下文明确地另有所指，否则这里所使用的单数形式“一个”、“一项”还意图包括复数。还应当理解的是，这里所使用的术语“包括”和/或“包含”规定所陈述的特征、整数、步骤、操作、单元和/或组件的存在，而不排除存在或添加一个或更多其他特征、整数、步骤、操作、单元、组件和/或其组合。
如图1所示，一些实施例中的半导体器件在形成栅极时，会先在基底61的正面、侧面和背面形成栅极层63，然后去除基底61侧面的栅极层63，并保留基底61背面的栅极层63。但栅极层63的厚度较大，且基底61背面的栅极层63与基底61的侧面具有一定的距离，导致基底61背面的栅极层63在基底61的背面形成台阶结构。在基底61的背面和侧面形成保护层64时，保护层64覆盖基底61背面的栅极层63(包括台阶结构)，容易导致覆盖台阶结构处的保护层64脱落。但若在去除基底61侧面的栅极层的同时，去除基底61背面的栅极层63，由于基底61侧面和背面的膜层刻蚀速率不同，会对基底61的背面造成损坏，影响半导体器件的性能。
基于此，本发明实施例提供一种半导体器件的制作方法。参见图2，是本发明实施例提供的半导体器件的制作方法的流程示意图。
如图1所示，本发明实施例提供的半导体器件的制作方法包括步骤101至步骤103：
步骤101、在基底的背面形成停止层。
本发明实施例中，半导体器件可以应用于存储器中，存储器包括存储阵列结构，以及与所述存储阵列结构连接的外围结构。外围结构包括晶体管，基底可以为外围结构中的基底，需要说明的是，存储器还可以包括具有晶体管的其他结构，基底也可以为其他结构中的基底，此处不做具体限定。
基底可以包括衬底，衬底可以是硅衬底、锗衬底，也可以是包括其他元素的半导体衬底。衬底中可以掺入微量的三价元素，如硼、铟、镓、铝等，构成P型半导体衬底；衬底中也可以掺入微量的五价元素，如磷、锑、砷等，构成N型半导体衬底。
衬底的正面(即后续能够在其上形成晶体管的表面)可以形成有源区，通过离子注入(IMP)，向有源区中注入P型掺杂或N型掺杂，可以在衬底中形成P型有源区或N型有源区。通过离子注入，可以对衬底的有源区中的特定区域进行掺杂，以在衬底的有源区中形成相间隔的源极区和漏极区。源极区和漏极区通过注入P型掺杂或N型掺杂，可以形成P型掺杂区或N型掺杂区。源极区和漏极区的掺杂类型相同。
衬底的正面还形成有浅槽隔离沟槽(STI)，浅槽隔离沟槽围绕有源区的周侧设置，以对有源区进行隔离。
基底还可以包括缓冲层，缓冲层位于衬底的正面、侧面和背面。其中，衬底的正面与衬底的背面相对设置，衬底的侧面分别连接衬底的正面和背面。由于后续基底表面所形成的膜层的应力较大，因此在衬底表面形成缓冲层，以对基底中的衬底进行保护。缓冲层包括但不限于氧化硅等氧化物。
在基底的背面形成停止层，停止层位于缓冲层背离衬底的一侧。在一些实施例中，停止层还可以延伸至基底的侧面，即停止层位于基底的背面和侧面。停止层包括但不限于氮化硅。需要说明的是，基底的正面是指后续能够在其上形成晶体管的表面，基底的背面与基底的正面相对设置，基底的侧面分别与基底的正面和背面连接。
具体地，步骤101中的所述在基底的背面形成停止层，包括：
提供位于所述基底侧面和背面的掩膜层，以及位于所述掩膜层背离所述基底一侧的介质层；所述基底背面的掩膜层的厚度大于所述基底侧面的掩膜层的厚度；
对所述介质层和所述掩膜层进行刻蚀，以去除所述介质层和部分掩膜层，所述基底背面剩余的掩膜层构成所述停止层。
先在基底的侧面和背面形成掩膜层，以及位于掩膜层背离基底一侧的介质层。其中，掩膜层可以通过初始掩膜层刻蚀形成，掩膜层包括但不限于氮化硅。介质层可以包括位于基底侧面的第一子介质层，以及位于基底背面的第二子介质层，介质层包括但不限于氧化硅。
具体地，所述提供位于所述基底侧面和背面的掩膜层，以及位于所述掩膜层背离所述基底一侧的介质层的步骤，包括：
提供位于所述基底正面、侧面和背面的初始掩膜层，以及位于所述基底侧面的第一子介质层，所述第一子介质层位于所述初始掩膜层背离所述基底的一侧；所述基底正面和背面的初始掩膜层的厚度大于所述基底侧面的初始掩膜层的厚度；
在所述基底的背面形成第二子介质层，且所述第二子介质层位于所述初始掩膜层背离所述基底的一侧；
去除所述基底正面的初始掩膜层，使所述基底侧面和背面的初始掩膜层构成所述掩膜层。
如图3a所示，基底1包括衬底11和缓冲层12，即在衬底11的正面、侧面和背面形成缓冲层12。然后，在基底1的正面13、侧面14和背面15形成初始掩膜层2，即初始掩膜层2位于缓冲层12背离衬底11的一侧，并对基底1侧面14的初始掩膜层2进行刻蚀，以去除基底1侧面14的部分初始掩膜层2，避免基底1侧面14的初始掩膜层2过厚在后续工艺中容易产生脱落风险。此时，基底1正面13和背面15的初始掩膜层2的厚度大于基底1侧面14的初始掩膜层2的厚度。然后，在基底1的侧面14形成第一子介质层31，且第一子介质层31位于初始掩膜层2背离基底1的一侧。需要说明的是，第一子介质层31还填充于衬底11正面的浅槽隔离沟槽(图中未示出)中，以在浅槽隔离沟槽中形成浅槽隔离结构。其中，初始掩膜层2包括但不限于氮化硅，第一子介质层31包括但不限于氧化硅，第二子介质层32包括但不限于氧化硅。
如图3b所示，采用沉积工艺，在基底1的背面15形成第二子介质层32，且第二子介质层32位于初始掩膜层2背离基底1的一侧，第一子介质层31和第二子介质层32构成介质层3。由于基底1背面15和侧面14的膜层的刻蚀速率不同，且第一子介质层31和第二子介质层32分别单独形成，因此第一子介质层31和第二子介质层32的厚度可以不同。例如，第一子介质层31的厚度可以大于第二子介质层32的厚度。由于第二子介质层32的材料比较便宜，因此在基底1的背面15沉积第二子介质层32，能够降低制作成本。
由于基底1背面15和侧面14的初始掩膜层2的表面覆盖有介质层3，而基底1正面13的初始掩膜层2的表面未覆盖介质层3，因此如图3c所示，对基底1正面13的初始掩膜层2进行刻蚀，以去除基底1正面13的初始掩膜层2，基底1背面15和侧面14保留的初始掩膜层2即为掩膜层21。此时，基底1背面15的掩膜层21的厚度大于基底1侧面14的掩膜层21的厚度。
然后，如图3d所示，同时对基底1侧面14和背面15的掩膜层21和介质层3进行刻蚀，以去除介质层3和部分掩膜层21，剩余的掩膜层21构成停止层22。通过调整刻蚀参数，可以调整剩余的掩膜层21(即停止层22)的厚度。
在一些实施例中，如图3d所示，完全去除基底1侧面14的掩膜层21和介质层3(即第一子介质层31)，由于基底1背面15的掩膜层21的厚度大于基底1侧面14的掩膜层21的厚度，因此在完全去除基底1侧面14的掩膜层21和介质层3时，基底1背面15的介质层3(即第二子介质层32)被完全去除，但基底1背面15的掩膜层21未被完全去除，基底1背面15的剩余掩膜层21构成停止层22，即停止层22位于基底1的背面15，且停止层22的厚度相对较薄。
在另一些实施例中，完全去除基底1侧面14和背面15的介质层3，由于基底1侧面14和背面15的膜层的刻蚀速率不同，因此在完全去除基底1侧面14的介质层3(即第一子介质层31)时，基底1背面15的介质层3(即第二子介质层32)未被完全去除，继续对基底1背面15的介质层3和基底1侧面14的掩膜层21进行刻蚀。在完全去除基底1背面15的介质层3时，基底1侧面14的部分掩膜层21被去除，即基底1侧面14还剩余部分掩膜层21被保留，基底1背面15的掩膜层21被保留，基底1侧面14和背面15保留的掩膜层21构成停止层22，即停止层22位于基底1的侧面14和背面15，且位于基底1侧面14的停止层22相对较薄，位于基底1背面15的停止层22相对较厚，如图4所示。
在一些实施例中，刻蚀所述掩膜层21的刻蚀速率小于刻蚀所述介质层3的刻蚀速率。由于基底1侧面14和背面15的膜层的刻蚀速率不同，使得基底1侧面14的介质层3被刻蚀完后，基底1背面15的介质层3还未被刻蚀完，继续对基底1侧面14的掩膜层21和基底1背面15的介质层3进行刻蚀。而刻蚀掩膜层21的刻蚀速率小于刻蚀介质层3的刻蚀速率，以保证在基底1侧面14的掩膜层21被刻蚀完之前，能够刻蚀完基底1背面15的介质层3，使得基底1背面14的掩膜层21至少部分被保留，从而避免在去除介质层3时损坏基底1的背面15。
另外，本实施例对基底1侧面14和背面15的介质层3同时进行刻蚀，无需分别单独刻蚀基底1侧面14的介质层3和基底1背面15的介质层3，简化工艺制作流程。
步骤102、在所述基底的正面、侧面以及所述停止层背离所述基底的一侧形成栅极层，其中，所述基底的背面与所述基底的正面相对设置，所述基底的侧面分别与所述基底的正面和背面连接。
如图3e所示，采用沉积工艺，在基底1的正面13形成栅极层4，同时在基底1的侧面14和背面15也会形成栅极层4，由于基底1背面15还形成有停止层22，因此基底1背面15的栅极层4位于停止层22背离基底1的一侧。栅极层4包括但不限于多晶硅(poly)。
步骤103、去除所述基底侧面以及所述停止层背离所述基底一侧的栅极层，使所述基底正面的栅极层形成栅极。
同时对基底1侧面14和背面15的栅极层4进行刻蚀，以去除基底1侧面14和背面15的栅极层4，仅保留基底1正面13的栅极层4。由于基底1侧面14和背面15的膜层的刻蚀速率不同，因此在基底1背面15与栅极层4之间形成停止层22，可以避免在去除基底1背面15的栅极层4时对基底1的背面15造成损坏，从而提高半导体器件的性能。
另外，本实施例对基底1侧面14和背面15的栅极层4同时进行刻蚀，无需分别单独刻蚀基底1侧面14的栅极层4和基底1背面15的栅极层4，简化工艺制作流程。
如图3f所示，在去除基底1侧面14和背面15的栅极层4后，还可继续对基底1正面13的栅极层4进行刻蚀，以在基底1正面13形成栅极41。栅极41可以位于衬底11正面的源极区(图中未示出)和漏极区(图中未示出)之间，以使源极区、漏极区和栅极构成晶体管。
晶体管可以为超低压晶体管、低压晶体管或高压晶体管。其中，超低压、低压和高压为相对概念。超低压晶体管的工作电压(即施加到栅极上的电压)相对较小，例如0V至5V，高压晶体管的工作电压相对较大，例如15V至25V，低压晶体管的工作电压位于超低压晶体管的工作电压和高压晶体管的工作电压之间，例如5V至15V。在超低压晶体管、低压晶体管和高压晶体管中，高压晶体管的有源区最大，超低压晶体管的有源区最小，低压晶体管的有源区大小位于高压晶体管的有源区和超低压晶体管的有源区之间；高压晶体管的沟道深度最大，超低压晶体管的沟道深度最小，低压晶体管的沟道深度位于高压晶体管的沟道深度和超低压晶体管的沟道深度之间。
本实施例中的晶体管可以应用于存储器的外围结构中，外围结构可以包括页缓冲(page buffer)电路、IO电路、字线驱动(WL driver)电路等。其中，页缓冲电路可以包括上述高压晶体管，IO电路可以包括上述低压晶体管，字线驱动电路可以包括上述超低压晶体管。
进一步地，在所述去除所述基底侧面以及所述停止层背离所述基底一侧的栅极层的步骤之后，还包括：
在所述基底的侧面以及所述停止层背离所述基底的一侧形成保护层。
如图3g所示，在去除基底1侧面14和背面15的栅极层4后，在基底1侧面14和背面15形成保护层5，基底1背面15的保护层5位于停止层22背离基底1的一侧。保护层5可以为NON(氮化硅-氧化硅-氮化硅)结构，即保护层5可以包括位于基底1侧面14和停止层22背离基底1一侧的第一氮化硅层(图中未示出)，位于第一氧化硅层背离基底1一侧的氧化硅层(图中未示出)，以及位于氮化硅层背离基底1一侧的第二氮化硅层(图中未示出)。保护层5用于对基底1的侧面14和背面15进行保护。
由上述可知，本发明实施例提供的半导体器件的制作方法，能够先在基底的背面形成停止层，然后在基底的正面、侧面以及停止层背离基底的一侧形成栅极层，然后去除基底侧面以及停止层背离基底一侧的栅极层，以使基底正面的栅极层构成栅极，通过在基底背面形成停止层，以在同时去除基底侧面和背面的栅极层时，避免由于刻蚀速率差异导致基底背面被损坏，从而提高半导体器件的性能。
相应地，本发明实施例还提供一种半导体器件，能够采用上述实施例中的半导体器件的制作方法制作获得。
参见图3g和图4，是本发明实施例提供的半导体器件的结构示意图。
如图3g和图4所示，本实施例提供一种半导体器件，包括基底1、停止层22和栅极41。基底1包括衬底11和缓冲层12，缓冲层12位于衬底11的正面、侧面和背面。其中，衬底11的正面是指后续能够在其上形成晶体管的表面，衬底11的背面与衬底11的正面相对设置，衬底11的侧面分别与衬底11的正面和背面连接。由于后续基底1表面所形成的膜层的应力较大，因此先在衬底11表面形成缓冲层12，以对基底1中的衬底11进行保护。衬底11可以是硅衬底、锗衬底，也可以是包括其他元素的半导体衬底。缓冲层12包括但不限于氧化硅等氧化物。
停止层22至少位于基底1的背面15，且停止层22位于缓冲层12背离衬底11的一侧。需要说明的是，基底1的正面13是指后续能够在其上形成晶体管的表面，基底1的背面15与基底1的正面13相对设置，基底1的侧面14分别与基底1的正面13和背面15连接。在一个实施方式中，停止层22仅位于基底1的背面15，如图3g所示，仅位于基底1背面15的停止层22的厚度相对较薄。在另一个实施方式中，停止层22还延伸至基底1的侧面14，即停止层22位于基底1的背面15和侧面14，如图4所示，位于基底1侧面14的停止层22的厚度相对较薄，位于基底1背面15的停止层22的厚度相对较厚。停止层22包括但不限于氮化硅。
栅极41位于基底1的正面13，且栅极41位于缓冲层12背离衬底11的一侧。衬底11的正面可以形成有源区(图中未示出)，有源区可以包括间隔设置的源极区和漏极区，栅极41可以位于源极区和漏极区之间的有源区上，以使栅极41、源极区和漏极区构成晶体管。栅极41包括但不限于多晶硅(poly)。
半导体器件还包括保护层5，保护层5位于基底1的侧面14和背面15，且保护层5位于停止层22背离基底1的一侧。保护层5可以为NON(氮化硅-氧化硅-氮化硅)结构，即所述保护层包括位于所述基底1侧面14以及所述停止层22背离所述基底1一侧的第一氮化硅层(图中未示出)，位于所述第一氮化硅层背离所述基底一侧的氧化硅层(图中未示出)，以及位于所述氧化硅层背离所述基底一侧的第二氮化硅层(图中未示出)。保护层5用于对基底1的侧面14和背面15进行保护。
本实施例中的半导体器件可以应用于存储器中，存储器包括存储阵列结构，以及与所述存储阵列结构连接的外围结构。外围结构包括晶体管，栅极41可以为外围结构中晶体管的栅极。需要说明的是，存储器还可以包括具有晶体管的其他结构，栅极41也可以为其他结构中晶体管的栅极，此处不做具体限定。
本发明实施例提供的半导体器件，能够在基底的背面形成停止层，以在基底的正面形成栅极时，能够同时去除基底侧面和背面的栅极层，避免由于基底侧面和背面的栅极层的刻蚀差异导致基底背面被损坏，从而提高半导体器件的性能。
参见图5，是本发明实施例提供的存储器的结构示意图。
如图5所示，存储器包括存储阵列结构100，以及与存储阵列结构100连接的外围结构200。其中，存储阵列结构100可以为非易失性存储器阵列结构，例如存储阵列结构100可以为NAND闪存、NOR闪存等。
具体地，存储阵列结构100可以包括衬底101以及位于衬底101上的堆栈层102，堆栈层102包括多个纵向交替堆叠的栅极层103和层间绝缘层104。其中，纵向是指垂直于衬底101上表面的方向。栅极层103和层间绝缘层104的堆叠层数不做限制，例如48层、64层等等。存储阵列结构100还可以包括纵向贯穿堆栈层102并延伸至衬底101内的存储沟道结构105。存储沟道结构105可以包括纵向延伸的沟道层(图中未示出)以及围绕沟道层周侧设置的存储介质层(图中未示出)。
外围结构200可以包含CMOS(互补金属氧化物半导体)、SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)、FPGA(现场可编程门阵列)、CPU(中央处理器)、Xpoint芯片等器件。
具体地，外围结构200可以位于存储阵列结构100上，且外围结构200与存储阵列结构100相连接。外围结构200可以包括上述实施例中的半导体器件，此处不再详细赘述。
存储阵列结构100与外围结构200也可以采用其他架构形式，例如外围结构200位于存储阵列结构100的下方，即PUC(periphery under core array)架构，或者，外围结构200与存储阵列结构100并列设置，即PNC(periphery near core array)架构等，此处不做具体限定。
本发明实施例提供的存储器，能够避免外围结构中的基底被损坏，从而提高存储器的性能。
参见图6，是本发明实施例提供的存储系统的结构示意图。
如图6所示，本发明实施例还提供一种存储系统，存储系统包括存储器300和控制器400，存储器300与控制器400电性连接，控制器400用于控制存储器300存储数据。存储器300为上述实施例中的存储器，在此不再详细赘述。
所述存储系统可以应用于计算机、电视、机顶盒、车载等终端产品上。
本发明实施例提供的存储系统，能够避免存储器中的膜层被损坏，从而提高存储系统的性能。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明实施例，本领域的普通技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与润饰，因此本发明实施例的保护范围以权利要求界定的范围为准。
Claims (13)
1.一种半导体器件的制作方法，其特征在于，包括：
在基底的背面形成停止层，所述基底包括衬底和位于所述衬底的正面、侧面和背面的缓冲层，所述衬底的正面与所述衬底的背面相对设置，所述衬底的侧面分别连接所述衬底的正面和背面，所述停止层位于所述衬底的背面的所述缓冲层上且与所述缓冲层接触；
在所述基底的正面、侧面以及所述停止层背离所述基底的一侧形成栅极层，其中，所述基底的背面与所述基底的正面相对设置，所述基底的侧面分别与所述基底的正面和背面连接；
去除所述基底侧面以及所述停止层背离所述基底一侧的栅极层，使所述基底正面的栅极层形成栅极，所述栅极与所述衬底的正面的所述缓冲层接触。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述在基底的背面形成停止层的步骤，包括：
提供位于所述基底侧面和背面的掩膜层，以及位于所述掩膜层背离所述基底一侧的介质层；所述基底背面的掩膜层的厚度大于所述基底侧面的掩膜层的厚度；
对所述介质层和所述掩膜层进行刻蚀，以去除所述介质层和部分掩膜层，所述基底背面剩余的掩膜层构成所述停止层。
3.根据权利要求2所述的半导体器件的制作方法，其特征在于，刻蚀所述掩膜层的刻蚀速率小于刻蚀所述介质层的刻蚀速率。
4.根据权利要求2所述的半导体器件的制作方法，其特征在于，所述掩膜层包括氮化硅，所述介质层包括氧化硅。
5.根据权利要求2所述的半导体器件的制作方法，其特征在于，所述介质层包括第一子介质层和第二子介质层；
所述提供位于所述基底侧面和背面的掩膜层，以及位于所述掩膜层背离所述基底一侧的介质层的步骤，包括：
提供位于所述基底正面、侧面和背面的初始掩膜层，以及位于所述基底侧面的第一子介质层，所述第一子介质层位于所述初始掩膜层背离所述基底的一侧；所述基底正面和背面的初始掩膜层的厚度大于所述基底侧面的初始掩膜层的厚度；
在所述基底的背面形成第二子介质层，且所述第二子介质层位于所述初始掩膜层背离所述基底的一侧；
去除所述基底正面的初始掩膜层，使所述基底侧面和背面的初始掩膜层构成所述掩膜层。
6.根据权利要求1所述的半导体器件的制作方法，其特征在于，在所述去除所述基底侧面以及所述停止层背离所述基底一侧的栅极层的步骤之后，还包括：
在所述基底的侧面以及所述停止层背离所述基底的一侧形成保护层。
7.根据权利要求6所述的半导体器件的制作方法，其特征在于，所述保护层包括位于所述基底侧面以及所述停止层背离所述基底一侧的第一氮化硅层，位于所述第一氮化硅层背离所述基底一侧的氧化硅层，以及位于所述氧化硅层背离所述基底一侧的第二氮化硅层。
8.一种半导体器件，其特征在于，包括：
基底，所述基底包括衬底，以及位于所述衬底正面、侧面和背面的缓冲层，所述衬底的正面与所述衬底的背面相对设置，所述衬底的侧面分别连接所述衬底的正面和背面；
位于所述衬底的背面的所述缓冲层上的停止层；以及，
位于所述衬底的正面且与所述衬底的正面的所述缓冲层接触的栅极。
9.根据权利要求8所述的半导体器件，其特征在于，所述停止层还延伸至所述基底的侧面。
10.根据权利要求8所述的半导体器件，其特征在于，所述半导体器件还包括：
位于所述基底侧面以及所述停止层背离所述基底一侧的保护层。
11.根据权利要求8所述的半导体器件，其特征在于，所述缓冲层包括氧化硅，所述停止层包括氮化硅。
12.一种存储器，其特征在于，包括存储阵列结构，以及与所述存储阵列结构电性连接的外围结构；
所述外围结构包括如权利要求8至11任一项所述的半导体器件。
13.一种存储系统，其特征在于，包括如权利要求12所述的存储器，以及与所述存储器电性连接的控制器。
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Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0715014A (ja) * | 1993-06-18 | 1995-01-17 | Kobe Steel Ltd | Ｍｏｓ型電界効果トランジスタのゲート電極形成方法 |
| JPH09266192A (ja) * | 1996-03-29 | 1997-10-07 | Toshiba Corp | 半導体装置製造方法 |
| KR20090070340A (ko) * | 2007-12-27 | 2009-07-01 | 주식회사 동부하이텍 | 플래시 메모리 소자 및 그의 제조 방법 |
| CN104347381A (zh) * | 2013-07-25 | 2015-02-11 | 三菱电机株式会社 | 半导体装置的制造方法 |
| CN104658897A (zh) * | 2013-11-19 | 2015-05-27 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| EP3288085A1 (en) * | 2016-08-23 | 2018-02-28 | Semiconductor Manufacturing International Corporation (Shanghai) | Semiconductor structure and fabrication method thereof |
| CN108649034A (zh) * | 2018-05-11 | 2018-10-12 | 长江存储科技有限责任公司 | 半导体结构及其形成方法 |
| CN110676306A (zh) * | 2019-09-29 | 2020-01-10 | 南京芯长征科技有限公司 | 低emi深沟槽隔离平面功率半导体器件及其制备方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002324773A (ja) * | 2001-04-25 | 2002-11-08 | Nec Corp | 半導体装置の製造方法 |
| KR100745399B1 (ko) * | 2006-07-14 | 2007-08-02 | 삼성전자주식회사 | 라디칼 산화 공정을 이용한 반도체 장치의 제조 방법 |
| TW200845302A (en) * | 2007-05-09 | 2008-11-16 | Promos Technologies Inc | A method of two-step backside etching |
| US8729645B2 (en) * | 2012-08-31 | 2014-05-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Substrate backside peeling control |
| US9728637B2 (en) * | 2013-11-14 | 2017-08-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Mechanism for forming semiconductor device with gate |
| JP6676365B2 (ja) * | 2015-12-21 | 2020-04-08 | キヤノン株式会社 | 撮像装置の製造方法 |
-
2021
- 2021-11-08 CN CN202111311607.8A patent/CN114121665B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0715014A (ja) * | 1993-06-18 | 1995-01-17 | Kobe Steel Ltd | Ｍｏｓ型電界効果トランジスタのゲート電極形成方法 |
| JPH09266192A (ja) * | 1996-03-29 | 1997-10-07 | Toshiba Corp | 半導体装置製造方法 |
| KR20090070340A (ko) * | 2007-12-27 | 2009-07-01 | 주식회사 동부하이텍 | 플래시 메모리 소자 및 그의 제조 방법 |
| CN104347381A (zh) * | 2013-07-25 | 2015-02-11 | 三菱电机株式会社 | 半导体装置的制造方法 |
| CN104658897A (zh) * | 2013-11-19 | 2015-05-27 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
| EP3288085A1 (en) * | 2016-08-23 | 2018-02-28 | Semiconductor Manufacturing International Corporation (Shanghai) | Semiconductor structure and fabrication method thereof |
| CN108649034A (zh) * | 2018-05-11 | 2018-10-12 | 长江存储科技有限责任公司 | 半导体结构及其形成方法 |
| CN110676306A (zh) * | 2019-09-29 | 2020-01-10 | 南京芯长征科技有限公司 | 低emi深沟槽隔离平面功率半导体器件及其制备方法 |
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