CN113113414B - 浮栅型分栅闪存器件结构及其制造方法 - Google Patents
浮栅型分栅闪存器件结构及其制造方法 Download PDFInfo
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Abstract
本申请涉及半导体集成电路制造技术领域，具体涉及一种浮栅型分栅闪存器件结构及其制造方法。方法包括：在第一导电类型衬底的闪存区上形成依次层叠的浮栅氧化层、浮栅多晶硅层、多晶硅间隔层、控制栅多晶硅层；定义闪存元胞区；使得闪存元胞区位置处形成第一导电类型防穿通注入区；沉积第一介质层；对第一介质层进行刻蚀，形成第一侧墙；以掩模层和第一侧墙为掩膜，未覆盖第一侧墙的控制栅多晶硅层和多晶硅间隔层，被刻蚀去除；进行第一导电类型晕环注入，形成第一导电类型晕环；沉积第二介质层，刻蚀形成第二侧墙；使得未覆盖第一侧墙和第二侧墙的浮栅多晶硅层和浮栅氧化层，被刻蚀去除；以第二侧墙和第一侧墙为掩膜，形成第二导电类型注入区。
Description
技术领域
本申请涉及半导体集成电路制造技术领域，具体涉及一种浮栅型分栅闪存器件结构及其制造方法。
背景技术
浮栅型分栅闪存器由于其有利于节省芯片面积，提高存储集成密度，被广泛应用于各种嵌入式电子产品如金融IC卡、汽车电子等领域中。
图1示出了相关技术中的浮栅型分栅闪存器件的剖视结构示意图，参照图1，该浮栅型分栅闪存器件包括形成于P型衬底11中的第一P型区17，该第一P型区17用于防止器件穿通。该第一P型区17两侧的P型衬底11中分别形成漏区25和源区24，该漏区25和源区24靠近第一P型区17一侧的P型衬底11均形成LDD区22。该第一P型区17上形成栅极结构，该栅极结构包括第一分栅结构A和第二分栅结构B，该第一分栅结构A和第二分栅结构B之间形成有选择栅结构C，该第一分栅结构A与选择栅结构C之间，以及第二分栅结构B与选择栅结构C之间分别隔离有介质层16、18、19。位于选择栅结构C下方的第一P型区17中形成第二P型区117，该第二P型区117用于提高器件阈值电压。
另外，第一分栅结构A和第二分栅结构B均包括由下至上依次层叠的浮栅介质层12、浮栅多晶硅层13、多晶硅间介质层14和控制栅多晶硅层15。该选择栅结构C包括由下至上依次层叠的选择栅介质层19、选择栅多晶硅层20和选择栅保护层21。
但是，在存储密度的要求下，使得图1所示相关技术中分栅结构尺寸的缩小会容易引起短沟道效应，且若向该相关技术中引入晕环注入则会大幅降低浮栅器件的结击穿电压，无法满足浮栅闪存的要求。
发明内容
本申请提供了一种浮栅型分栅闪存器件结构及其制造方法，用于解决相关技术中分栅结构尺寸的缩小会容易引起短沟道效应的问题。
为了解决上述技术问题，本申请的第一方面提供一种浮栅型分栅闪存器件结构的制作方法，所述浮栅型分栅闪存器件结构包括以下步骤：
提供第一导电类型衬底；
在所述第一导电类型衬底的闪存区上形成，由下至上依次层叠的浮栅氧化层、浮栅多晶硅层、多晶硅间隔层、控制栅多晶硅层；
通过掩模层定义出闪存元胞区，使得所述闪存元胞区外露；
进行第一导电类型离子注入，使得在所述闪存元胞区位置处的第一导电类型衬底中，形成第一导电类型防穿通注入区；
沉积第一介质层；对所述第一介质层进行各向异性刻蚀，使得在所述闪存元胞区的控制栅多晶硅层上，靠近所述掩模层的周侧形成第一侧墙；
以所述掩模层和所述第一侧墙为掩膜，使得在所述闪存元胞区中，未覆盖有所述第一侧墙的控制栅多晶硅层和所述多晶硅间隔层，被自对准刻蚀去除；对未覆盖有所述第一侧墙的闪存元胞区，进行第一导电类型晕环注入，使得在所述第一导电类型防穿通注入区中，形成第一导电类型晕环；
沉积第二介质层；对所述第二介质层进行各向异性刻蚀，使得在所述闪存元胞区中，外露的所述浮栅多晶硅层上，靠近所述第一侧墙的周侧形成第二侧墙；
以所述第二侧墙和所述第一侧墙为掩膜，使得在所述闪存元胞区中，未覆盖有所述第一侧墙和第二侧墙的浮栅多晶硅层和浮栅氧化层，被自对准刻蚀去除；
以所述第二侧墙和所述第一侧墙为掩膜，对未覆盖有所述第一侧墙和第二侧墙的闪存元胞区，进行第二导电类型离子注入，形成第二导电类型注入区。
可选的，所述以所述掩模层和所述第一侧墙为掩膜，使得在所述闪存元胞区中，未覆盖有所述第一侧墙的控制栅多晶硅层和所述多晶硅间隔层，被自对准刻蚀去除；对未覆盖有所述第一侧墙的闪存元胞区，进行第一导电类型晕环注入，使得在所述第一导电类型防穿通注入区中，形成第一导电类型晕环的步骤，包括：
以所述掩模层和所述第一侧墙为掩膜，使得在所述闪存元胞区中，未覆盖有所述第一侧墙的控制栅多晶硅层和所述多晶硅间隔层，被自对准刻蚀去除；
以所述掩模层和所述第一侧墙为掩膜，对未覆盖有所述第一侧墙的闪存元胞区，进行第一导电类型晕环注入；
使得进行第一导电类型晕环注入时的注入杂质离子，依次穿过所述闪存元胞区中的浮栅多晶硅层和浮栅氧化层，进入所述第一导电类型防穿通注入区，形成第一导电类型晕环。
可选的，所述以所述掩模层和所述第一侧墙为掩膜，使得在所述闪存元胞区中，未覆盖有所述第一侧墙的控制栅多晶硅层和所述多晶硅间隔层，被自对准刻蚀去除；对未覆盖有所述第一侧墙的闪存元胞区，进行第一导电类型晕环注入，使得在所述第一导电类型防穿通注入区中，形成第一导电类型晕环的步骤，包括：
以所述掩模层和所述第一侧墙为掩膜，使得在所述闪存元胞区中，未覆盖有所述第一侧墙的控制栅多晶硅层，被自对准刻蚀去除；
以所述掩模层和所述第一侧墙为掩膜，对未覆盖有所述第一侧墙的闪存元胞区，进行第一导电类型晕环注入；
使得进行第一导电类型晕环注入时的注入杂质离子，依次穿过所述闪存元胞区中的多晶硅间隔层、浮栅多晶硅层和浮栅氧化层，进入所述第一导电类型防穿通注入区，形成第一导电类型晕环；
以所述掩模层和所述第一侧墙为掩膜，使得在所述闪存元胞区中，未覆盖有所述第一侧墙的多晶硅间隔层，被自对准刻蚀去除。
可选的，所述杂质离子为硼离子；
通过所述硼离子进行第一导电类型晕环注入时，所述硼离子的注入能量范围为15KeV～50KeV，注入剂量范围为3.0e12cm-2～3.0e13cm-2，注入角度的范围为0°～30°。
可选的，所述杂质离子为铟离子；
通过所述铟离子进行第一导电类型晕环注入时，所述铟离子的注入能量范围为120KeV～300KeV，注入剂量范围为3.0e12cm-2～2.0e13cm-2，注入角度为0°～30°。
可选的，所述以所述第二侧墙和所述第一侧墙为掩膜，对未覆盖有所述第一侧墙和第二侧墙的闪存元胞区，进行第二导电类型离子注入，形成第二导电类型注入区的步骤，包括：
以所述第二侧墙和所述第一侧墙为掩膜，对未覆盖有所述第一侧墙和第二侧墙的闪存元胞区，进行第二导电类型离子注入；
使得进行第二导电类型离子注入时的注入杂质离子，进入所述闪存元胞区中的第一导电类型晕环，形成第二导电类型注入区。
可选的，所述杂质离子为砷离子；
通过所述砷离子进行第二导电类型离子注入时，所述砷离子的注入能量范围为15KeV～50KeV，注入剂量范围1.0e12cm-2～8.0e12cm-2。
可选的，所述以所述第二侧墙和所述第一侧墙为掩膜，对未覆盖有所述第一侧墙和第二侧墙的闪存元胞区，进行第二导电类型离子注入，形成第二导电类型注入区的步骤完成后，还进行：
沉积选择栅介质层和选择栅多晶硅层；
通过化学机械研磨工艺，形成自对准的选择栅；
在所述选择栅上通过热氧化工艺形成热氧化层；
以所述热氧化层和所述选择栅介质层为掩膜，去除剩余掩模层、控制栅多晶硅层、多晶硅间隔层、浮栅多晶硅层和浮栅氧化层；
在所述闪存元胞区两侧的第一导电类型衬底中进行LDD区注入，形成LDD区；
在所述闪存元胞区两侧的第一导电类型衬底进行源漏区注入，分别形成源区和漏区。
本申请的第二方面，提供一种浮栅型分栅闪存器件结构，所述浮栅型分栅闪存器件结构由本申请第一方面所述的制作方法制作而成。
本申请技术方案，至少包括如下优点：本申请所形成的第一导电类型晕环和LDD区分别位于浮栅的内外两侧，能够使得浮栅晶体管能够更好地抑制器件微缩过程带来的短沟道效应，有利于进一步微缩闪存器件尺寸，同时消除第一导电类型晕环和LDD区之间的突变结，从而提高本实施例所形成的闪存器件的击穿电压。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了相关技术中的浮栅型分栅闪存器件的剖视结构示意图；
图2示出了本申请一实施例提供的浮栅型分栅闪存器件结构的制作方法的流程图；
图3示出了本申请一实施例闪存区的结构示意图；
图3a示出了在浅沟槽隔离结构刻蚀完成后，沿图3中x-x向的器件剖视结构示意图；
图3b示出了本申请一实施例在步骤S3完成后，沿图3中y-y向的闪存器件剖视结构示意图；
图3c示出了本申请一实施例在步骤S4完成后的器件剖面结构示意图；
图3d示出了本申请一实施例在步骤S7完成后的器件剖视结构示意图；
图3e示出了本申请一实施例在步骤S10完成后的器件剖面结构示意图；
图3f示出了本申请一实施例在形成选择栅后的器件剖面结构示意图；
图4示出了本申请一实施例在步骤S104完成后形成的器件剖面结构示意图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
为了方便清楚阐述，以下实施例以第一导电类型为P型，第二导电类型为N型为例予以说明。在其他实施例中，还可以使得第一导电类型为N型，第二导电类型为P型，均在本申请要求保护的范围内。
图2示出了本申请一实施例提供的浮栅型分栅闪存器件结构的制作方法的流程图，参照图2，本实施例包括依次进行的以下步骤：
步骤S1：提供P型衬底，所述P型衬底包括闪存区和外围逻辑区。
步骤S2：在所述P型衬底的闪存区上形成，由下至上依次层叠的浮栅氧化层、浮栅多晶硅层、多晶硅间隔层、控制栅多晶硅层。
其中，先通过热氧化法在所述P型衬底上生长形成氧化层，再在该氧化层上生长形成多晶硅层。再在该多晶硅层上淀积形成氮化硅层，通过该氮化硅层定义出闪存区、外围逻辑区的有源区、以及浅沟槽隔离结构的图案。最后以该氮化硅层作为掩膜，刻蚀去除未被该氮化硅层覆盖的区域的氧化层和多晶硅层，使得剩余氧化层和多晶硅层分别形成浮栅氧化层和浮栅多晶硅层；并基于浅沟槽隔离结构的图案，刻蚀形成浅沟槽隔离结构。
图3示出了闪存区的结构示意图，参照图3，该闪存区30包括多行闪存阵列31，每行闪存阵列31包括多个闪存元胞311，相邻行闪存阵列31之间由浅沟槽隔离结构503间隔。
参照图3a，其示出了在浅沟槽隔离结构刻蚀完成后，沿图3中x-x向的器件剖视结构示意图。从图3a中可以看出，浅沟槽隔离结构503从P型衬底101的上表面向下延伸。每行闪存阵列31的P型衬底101上覆盖有浮栅氧化层102和浮栅多晶硅层103，该浮栅多晶硅层103上覆盖有能够作为掩膜的氮化硅层502。
在制作多晶硅间隔层和控制栅多晶硅层前，先将图3a所示的氮化硅层502去除，然后再依次制作形成多晶硅间隔层和控制栅多晶硅层。
步骤S3：通过掩模层定义出闪存元胞区，使得所述闪存元胞区外露。
本实施例中，步骤S3可以包括：先在器件上淀积掩模层，在通过光刻刻蚀工艺使得该掩模层定义出闪存元胞区，即闪存元胞区中的控制栅多晶硅层外露。其中，该掩模层可以采用氮化硅材质。
参照图3b，其示出了在步骤S3完成后，沿图3中y-y向的闪存器件剖视结构示意图。从图3b中可以看出，闪存元胞区的P型衬底101上形成依次层叠的浮栅氧化层102、浮栅多晶硅层103、多晶硅间隔层104和控制栅多晶硅层105。掩模层501覆盖在控制栅多晶硅层105上，在闪存元胞区10处的掩模层501开口，使得该闪存元胞区10的控制栅多晶硅层105表面外露。
步骤S4：进行P型离子注入，使得在所述闪存元胞区位置处的P型衬底中，形成P型防穿通注入区；所述P型防穿通注入区从所述P型衬底的上表面向下延伸。
在进行步骤S4过程中，以图3b所示的，掩模层501为掩膜，进行P型离子注入，使得该P型离子注入在该闪存元胞区10处，由上至下依次穿过控制栅多晶硅层105、多晶硅间隔层104、浮栅多晶硅层103和浮栅氧化层102，进入P型衬底中101，从而在该闪存元胞区10处的P型衬底中101中形成图3c所示的P型防穿通注入区107，该P型防穿通注入区107从P型衬底中101的上表面向下延伸，该P型防穿通注入区107用于提高浮栅晶体管的阈值电压，防止浮栅晶体管穿通。其中图3c示出了步骤S4完成后的器件剖面结构示意图。
步骤S5：在步骤S4完成的器件表面沉积第一介质层，再对所述第一介质层进行各向异性刻蚀，使得在所述闪存元胞区的控制栅多晶硅层上，靠近所述掩模层的周侧形成第一侧墙。
步骤S6：以所述掩模层和所述第一侧墙为掩膜，使得在所述闪存元胞区中，未覆盖有所述第一侧墙的控制栅多晶硅层和所述多晶硅间隔层，被自对准刻蚀去除，使得所述闪存元胞区中，部分浮栅多晶硅层外露。
步骤S7：以所述掩模层和所述第一侧墙为掩膜，对未覆盖有所述第一侧墙的闪存元胞区，进行P型晕环注入，使得在所述P型防穿通注入区中，形成P型晕环；所述P型晕环在所述P型防穿通注入区中，从所述P型衬底的上表面向下延伸。
在本实施例中，可以先以所述掩模层和所述第一侧墙为掩膜，使得在所述闪存元胞区中，未覆盖有所述第一侧墙的控制栅多晶硅层和所述多晶硅间隔层，被自对准刻蚀去除。
再，以所述掩模层和所述第一侧墙为掩膜，对未覆盖有所述第一侧墙的闪存元胞区，进行第一导电类型晕环注入。
最后，使得进行第一导电类型晕环注入时的注入杂质离子，依次穿过所述闪存元胞区中的浮栅多晶硅层和浮栅氧化层，进入所述P型防穿通注入区，形成P型晕环。以形成图3d所示的器件结构。
在其他实施例中，还可以，先以所述掩模层和所述第一侧墙为掩膜，使得在所述闪存元胞区中，未覆盖有所述第一侧墙的控制栅多晶硅层，被自对准刻蚀去除。
再，以所述掩模层和所述第一侧墙为掩膜，对未覆盖有所述第一侧墙的闪存元胞区，进行第一导电类型晕环注入。
再，使得进行P型晕环注入时的注入杂质离子，依次穿过所述闪存元胞区中的多晶硅间隔层、浮栅多晶硅层和浮栅氧化层，进入所述P型防穿通注入区，形成P型晕环。
然后，以所述掩模层和所述第一侧墙为掩膜，使得在所述闪存元胞区中，未覆盖有所述第一侧墙的多晶硅间隔层，被自对准刻蚀去除。以形成图3d所示的器件结构。
参照图3d，其示出了步骤S7完成后的器件剖视结构示意图，从图3d可以看出，在闪存元胞区10的控制栅多晶硅层105上，靠近所述掩模层501的周侧形成第一侧墙106。闪存元胞区10中，相邻第一侧墙106之间，未覆盖有第一侧墙106和掩模层501位置处的多晶硅间隔层104和控制栅多晶硅层105被刻蚀去除，使得该位置处的浮栅多晶硅层103上表面外露。且闪存元胞区10中，未覆盖有第一侧墙106和掩模层501位置处的P型防穿通注入区107中形成P型晕环115，该P型晕环115从P型衬底101的上表面向下延伸。该P型晕环115是由步骤S7的P型晕环注入所形成，用于使得浮栅晶体管能够更好地抑制器件微缩过程带来的短沟道效应。
本实施例中，进行步骤S7，可以采用硼或铟或两者的结合作为杂质离子，进行P型晕环注入。在以硼作为杂质离子进行P型晕环注入时，硼离子的注入能量范围可以采用15KeV～50KeV，注入剂量为3.0e12cm-2～3.0e13cm-2，注入角度为0°～30°，该注入角度为杂质离子的注入方向与竖直方向之间的夹角。在以铟作为杂质离子进行P型晕环注入时，铟离子的注入能量范围可以采用120KeV～300KeV，注入剂量为3.0e12cm-2～2.0e13cm-2，注入角度为0°～30°，该注入角度为杂质离子的注入方向与竖直方向之间的夹角。
步骤S8：沉积第二介质层；对所述第二介质层进行各向异性刻蚀，使得在所述闪存元胞区中，外露的所述浮栅多晶硅层上，靠近所述第一侧墙的周侧形成第二侧墙。
步骤S9：以所述第二侧墙和所述第一侧墙为掩膜，使得在所述闪存元胞区中，未覆盖有所述第一侧墙和第二侧墙的浮栅多晶硅层和浮栅氧化层，被自对准刻蚀去除，使得所述闪存元胞区中，部分P型衬底外露。
步骤S10：以所述第二侧墙和所述第一侧墙为掩膜，对未覆盖有所述第一侧墙和第二侧墙的闪存元胞区，进行N型离子注入，形成N型注入区；所述N型注入区用于降低选择管器件的阈值电压。
参照图3e，其示出了步骤S10完成后的器件剖面结构示意图。从图3e中可以看出，在闪存元胞区10中的浮栅多晶硅层103上，靠近所述第一侧墙106的周侧形成第二侧墙108。闪存元胞区10中，相邻第二侧墙108之间，未覆盖有第一侧墙106和第二侧墙108的浮栅多晶硅层103和浮栅氧化层102被刻蚀去除，使得该位置处的P型衬底101外露。且闪存元胞区10中，未覆盖有第一侧墙106和第二侧墙108位置处的P型晕环115中形成N型注入区116，该N型注入区116从P型衬底101的上表面向下延伸。在进行N型注入区116注入过程，注入的N型离子，穿过图3e所示外露的P型衬底101，打入P型晕环115中，使得在P型晕环115中形成N型注入区116，该N型注入区116从P型衬底101的上表面向下延伸。该N型注入区116用于降低选择管器件的阈值电压。
本实施例，进行步骤S10可以采用砷作为杂质离子进行离子注入形成N型注入区116，在以砷作为杂质离子时，其注入能量范围为15KeV～50KeV，注入剂量1.0e12cm-2～8.0e12cm-2。
然后，在器件表面沉积选择栅介质层和选择栅多晶硅层，然后通过化学机械研磨的方式形成自对准的选择栅，从而形成图3f所示的器件结构。参照图3f，外露的第一侧墙106表面、外露的第二侧墙108表面和外露的P型衬底101表面上覆盖有选择栅介质层109，该选择栅介质层109包围形成的空间中填充有选择栅多晶硅层110。
在图3f所示的器件结构基础上依次进行：
步骤S101：在所述选择栅上通过热氧化工艺形成热氧化层。
步骤S102：以所述热氧化层和所述选择栅介质层为掩膜，去除剩余掩模层、控制栅多晶硅层、多晶硅间隔层、浮栅多晶硅层和浮栅氧化层。
步骤S103：在所述闪存元胞区两侧的第一导电类型衬底中进行LDD区注入，形成LDD(轻掺杂漏，Lightly Doped Drain)区。
步骤S104：在所述闪存元胞区两侧的第一导电类型衬底进行源漏区注入，分别形成源区和漏区。
图4为步骤S104完成后形成的器件剖面结构示意图，从图4中可以看出，选择栅多晶硅层110上覆盖有热氧化层111，在闪存元胞区10两侧的P型衬底101上分别形成第三侧墙113，以及在闪存元胞区10两侧的P型衬底101中分别形成源漏区114，该源漏区114靠近闪存元胞区10一侧的P型衬底101中形成LDD区112。
本申请还提供一种由图2所示制造方法制作而成的浮栅型分栅闪存器件结构，该浮栅型分栅闪存器件结构参照图4，在此不进行赘述。
本申请实施例所形成的P型晕环115和LDD区112分别位于浮栅的内外两侧，能够使得浮栅晶体管能够更好地抑制器件微缩过程带来的短沟道效应，有利于进一步微缩闪存器件尺寸，同时消除P型晕环和LDD区之间的突变结，从而提高本实施例所形成的闪存器件的击穿电压。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。
Claims (9)
1.一种浮栅型分栅闪存器件结构的制作方法，其特征在于，所述浮栅型分栅闪存器件结构包括以下步骤：
提供第一导电类型衬底；
在所述第一导电类型衬底的闪存区上形成，由下至上依次层叠的浮栅氧化层、浮栅多晶硅层、多晶硅间隔层、控制栅多晶硅层；
通过掩模层定义出闪存元胞区，使得所述闪存元胞区外露；
进行第一导电类型离子注入，使得在所述闪存元胞区位置处的第一导电类型衬底中，形成第一导电类型防穿通注入区；
沉积第一介质层；对所述第一介质层进行各向异性刻蚀，使得在所述闪存元胞区的控制栅多晶硅层上，靠近所述掩模层的周侧形成第一侧墙；
以所述掩模层和所述第一侧墙为掩膜，使得在所述闪存元胞区中，未覆盖有所述第一侧墙的控制栅多晶硅层和所述多晶硅间隔层，被自对准刻蚀去除；对未覆盖有所述第一侧墙的闪存元胞区，进行第一导电类型晕环注入，使得在所述第一导电类型防穿通注入区中，形成第一导电类型晕环；
沉积第二介质层；对所述第二介质层进行各向异性刻蚀，使得在所述闪存元胞区中，外露的所述浮栅多晶硅层上，靠近所述第一侧墙的周侧形成第二侧墙；
以所述第二侧墙和所述第一侧墙为掩膜，使得在所述闪存元胞区中，未覆盖有所述第一侧墙和第二侧墙的浮栅多晶硅层和浮栅氧化层，被自对准刻蚀去除；
以所述第二侧墙和所述第一侧墙为掩膜，对未覆盖有所述第一侧墙和第二侧墙的闪存元胞区，进行第二导电类型离子注入，形成第二导电类型注入区。
2.如权利要求1所述的浮栅型分栅闪存器件结构的制作方法，其特征在于，所述以所述掩模层和所述第一侧墙为掩膜，使得在所述闪存元胞区中，未覆盖有所述第一侧墙的控制栅多晶硅层和所述多晶硅间隔层，被自对准刻蚀去除；对未覆盖有所述第一侧墙的闪存元胞区，进行第一导电类型晕环注入，使得在所述第一导电类型防穿通注入区中，形成第一导电类型晕环的步骤，包括：
以所述掩模层和所述第一侧墙为掩膜，使得在所述闪存元胞区中，未覆盖有所述第一侧墙的控制栅多晶硅层和所述多晶硅间隔层，被自对准刻蚀去除；
以所述掩模层和所述第一侧墙为掩膜，对未覆盖有所述第一侧墙的闪存元胞区，进行第一导电类型晕环注入；
使得进行第一导电类型晕环注入时的注入杂质离子，依次穿过所述闪存元胞区中的浮栅多晶硅层和浮栅氧化层，进入所述第一导电类型防穿通注入区，形成第一导电类型晕环。
3.如权利要求1所述的浮栅型分栅闪存器件结构的制作方法，其特征在于，所述以所述掩模层和所述第一侧墙为掩膜，使得在所述闪存元胞区中，未覆盖有所述第一侧墙的控制栅多晶硅层和所述多晶硅间隔层，被自对准刻蚀去除；对未覆盖有所述第一侧墙的闪存元胞区，进行第一导电类型晕环注入，使得在所述第一导电类型防穿通注入区中，形成第一导电类型晕环的步骤，包括：
以所述掩模层和所述第一侧墙为掩膜，使得在所述闪存元胞区中，未覆盖有所述第一侧墙的控制栅多晶硅层，被自对准刻蚀去除；
以所述掩模层和所述第一侧墙为掩膜，对未覆盖有所述第一侧墙的闪存元胞区，进行第一导电类型晕环注入；
使得进行第一导电类型晕环注入时的注入杂质离子，依次穿过所述闪存元胞区中的多晶硅间隔层、浮栅多晶硅层和浮栅氧化层，进入所述第一导电类型防穿通注入区，形成第一导电类型晕环；
以所述掩模层和所述第一侧墙为掩膜，使得在所述闪存元胞区中，未覆盖有所述第一侧墙的多晶硅间隔层，被自对准刻蚀去除。
4.如权利要求2或3所述的浮栅型分栅闪存器件结构的制作方法，其特征在于，所述杂质离子为硼离子；
通过所述硼离子进行第一导电类型晕环注入时，所述硼离子的注入能量范围为15KeV～50KeV，注入剂量范围为3.0e12cm-2～3.0e13cm-2，注入角度的范围为0°～30°。
5.如权利要求2或3所述的浮栅型分栅闪存器件结构的制作方法，其特征在于，所述杂质离子为铟离子；
通过所述铟离子进行第一导电类型晕环注入时，所述铟离子的注入能量范围为120KeV～300KeV，注入剂量范围为3.0e12cm-2～2.0e13cm-2，注入角度为0°～30°。
6.如权利要求1所述的浮栅型分栅闪存器件结构的制作方法，其特征在于，所述以所述第二侧墙和所述第一侧墙为掩膜，对未覆盖有所述第一侧墙和第二侧墙的闪存元胞区，进行第二导电类型离子注入，形成第二导电类型注入区的步骤，包括：
以所述第二侧墙和所述第一侧墙为掩膜，对未覆盖有所述第一侧墙和第二侧墙的闪存元胞区，进行第二导电类型离子注入；
使得进行第二导电类型离子注入时的注入杂质离子，进入所述闪存元胞区中的第一导电类型晕环，形成第二导电类型注入区。
7.如权利要求6所述的浮栅型分栅闪存器件结构的制作方法，其特征在于，所述杂质离子为砷离子；
通过所述砷离子进行第二导电类型离子注入时，所述砷离子的注入能量范围为15KeV～50KeV，注入剂量范围1.0e12cm-2～8.0e12cm-2。
8.如权利要求1所述的浮栅型分栅闪存器件结构的制作方法，其特征在于，所述以所述第二侧墙和所述第一侧墙为掩膜，对未覆盖有所述第一侧墙和第二侧墙的闪存元胞区，进行第二导电类型离子注入，形成第二导电类型注入区的步骤完成后，还进行：
沉积选择栅介质层和选择栅多晶硅层；
通过化学机械研磨工艺，形成自对准的选择栅；
在所述选择栅上通过热氧化工艺形成热氧化层；
以所述热氧化层和所述选择栅介质层为掩膜，去除剩余掩模层、控制栅多晶硅层、多晶硅间隔层、浮栅多晶硅层和浮栅氧化层；
在所述闪存元胞区两侧的第一导电类型衬底中进行LDD区注入，形成LDD区；
在所述闪存元胞区两侧的第一导电类型衬底进行源漏区注入，分别形成源区和漏区。
9.一种浮栅型分栅闪存器件结构，其特征在于，所述浮栅型分栅闪存器件结构由权利要求1至3中，或权利要求6至8中任一项权利要求所述的制作方法制作而成。
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