JP2011187531A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】従来の半導体記憶装置では、十分に半導体チップの面積を削減することができない問題があった。
【解決手段】本発明の半導体記憶装置は、半導体基板の平坦部に形成されたドレイン領域１３と、半導体基板に形成された凸部の上端部に形成されたソース領域１０と、ドレイン領域１３の一部と重なる領域であって、かつ、平坦部の上層に形成されるコントロールゲート１２と、コントロールゲート１２と隣り合った領域であって、平坦部、凸部の壁面及びソース領域１０の一部を覆う領域に形成されるフローティングゲート１１と、を有する。
【選択図】図２

Description

本発明は、半導体記憶装置及びその製造方法に関し、特にスプリットゲート型不揮発性メモリセルを有する半導体記憶装置及びその製造方法に関する。

電源を切った場合においても記憶内容が消えない特性を有する不揮発性半導体記憶装置の１つとしてスプリットゲート型半導体記憶装置が知られている（例えば、特許文献１）。また、半導体装置では半導体プロセスの微細化による高集積化が進んでいる。しかし、特許文献１に記載のスプリットゲート型半導体記憶装置では、フローティングゲートの微細化が難しい問題がある。そこで、スプリットゲート型半導体記憶装置を微細化する技術の一例が特許文献２に開示されている。

特許文献２に開示されているスプリットゲート型半導体記憶装置１００の断面図を図２５に示す。図２５に示すスプリットゲート型半導体記憶装置１００は、２つのトランジスタ（第１スプリットゲート型不揮発性メモリセルと第２スプリットゲート型不揮発性メモリセル）が面対称に構成されている。第１スプリットゲート型不揮発性メモリセル及び第２スプリットゲート型不揮発性メモリセルは、セルフアライン技術（マスクの位置あわせなしで加工できる技術。すでに基板上に形成されているパターンを用いて、そのパターンをマスクがわりにしてエッチングや不純物拡散等を行う技術。）を用いて製造されている。例えば、後述するフローティングゲート１０８を形成する場合、後述する第１スペーサー絶縁膜１１３をマスクとして作用させて、そのフローティングゲート１０８を形成している。

各々の不揮発性メモリセルは、それぞれが互いに独立して動作する。以下の説明においては、スプリットゲート型半導体記憶装置１００の理解を容易にするために、面対称に構成される２つの不揮発性メモリセルを区別することなく不揮発性メモリセルと呼んで、スプリットゲート型半導体記憶装置１００についての説明を行う。スプリットゲート型半導体記憶装置１００の不揮発性メモリセルは、第１ソース／ドレイン拡散層１０５と、第２ソース／ドレイン拡散層１０６と、コントロールゲート１０７と、フローティングゲート１０８とを含んでいる。第１ソース／ドレイン拡散層１０５と、第２ソース／ドレイン拡散層１０６とは、半導体基板１０４のウェル１１０に形成されている。半導体基板１０４は、その第２ソース／ドレイン拡散層１０６と第１ソース／ドレイン拡散層１０５との間にチャネル領域を含んでいる。なお、以下の説明では、半導体基板１０４がＰ型半導体基板であることを前提に説明を行う。

第２ソース／ドレイン拡散層１０６は、不純物を拡散させた拡散領域で構成されている。第２ソース／ドレイン拡散層１０６は、不揮発性メモリセルに記憶内容の書き込みする時にはドレインとして作用する。また、第２ソース／ドレイン拡散層１０６は、不揮発性メモリセルから記憶内容を読み出す時にはソースとして作用する。第１ソース／ドレイン拡散層１０５も、第２ソース／ドレイン拡散層１０６と同様に、不純物を拡散させた拡散領域で構成されている。第１ソース／ドレイン拡散層１０５は、不揮発性メモリセルに記憶内容を書き込む時にはソースとして作用する。また、第１ソース／ドレイン拡散層１０５は、不揮発性メモリセルから記憶内容を読み出す時にはドレインとして作用する。

フローティングゲート１０８は、フローティングゲート第１部分１０８ａとフローティングゲート第２部分１０８ｂとを含んでいる。フローティングゲート第２部分１０８ｂは、フローティングゲート第１部分１０８ａを基準として、上に突出するように構成されている。フローティングゲート第１部分１０８ａとフローティングゲート第２部分１０８ｂとは、一体に構成されている。フローティングゲート第２部分１０８ｂは、フローティングゲート第１部分１０８ａの上部に構成されている。

フローティングゲート第１部分１０８ａは、ゲート絶縁膜１１２を介して半導体基板１０４の上層に構成されている。フローティングゲート第１部分１０８ａのコントロールゲート１０７側の側面は、トンネル絶縁膜１１１を介してコントロールゲート１０７に隣り合うように構成されている。フローティングゲート第１部分１０８ａの上部には、第１スペーサー絶縁膜１１３が形成されている。

フローティングゲート第２部分１０８ｂの上部には、第２スペーサー絶縁膜１１８が構成されている。フローティングゲート第２部分１０８ｂのコントロールゲート１０７側の側面は、第１スペーサー絶縁膜１１３に接続されている。フローティングゲート第１部分１０８ａのポリシリコンプラグ１０９側の側面とフローティングゲート第２部分１０８ｂのポリシリコンプラグ１０９側の側面は、第３スペーサー絶縁膜１１４を介してポリシリコンプラグ１０９に隣り合うように構成されている。

したがって、フローティングゲート１０８は、ゲート絶縁膜１１２、トンネル絶縁膜１１１、第１スペーサー絶縁膜１１３、第３スペーサー絶縁膜１１４及び第２スペーサー絶縁膜１１８の作用により、他の導体部分から電気的に絶縁されている。不揮発性メモリセルは、ポリシリコンプラグ１０９とフローティングゲート１０８とによるキャパシタを構成している。フローティングゲート第２部分１０８ｂが上方に突出しているため、そのキャパシタの静電容量が大きくなっている。また、フローティングゲート第１部分１０８ａは、コントロールゲート１０７側に鋭角部を含んでいる。フローティングゲート第１部分１０８ａの鋭角部は、データ消去動作を精度よく、かつ安定的に行える角度で構成されている。

コントロールゲート１０７は、トンネル絶縁膜１１１を介して半導体基板１０４の上層に構成されている。第２ソース／ドレイン拡散層１０６の上層にはポリシリコンプラグ１０９が形成されている。また、フローティングゲート第１部分１０８ａの下には、ゲート絶縁膜１１２を介してＣＧＢ領域１１９が構成されている。

第１ソース／ドレイン拡散層１０５は、その第１ソース／ドレイン拡散層１０５に形成されたシリサイドを介してコンタクト１１６に接続されている。コンタクト１１６は、上層の配線（図示されず）に接続されている。コンタクト１１６は、そのシリサイドを介して第１ソース／ドレイン拡散層１０５に所定の電圧を供給している。また、コントロールゲート１０７の上面にはシリサイド（図示されず）が形成され、側面には、ＬＤＤサイドウォール１１５が形成されている。ＬＤＤサイドウォール１１５の下方の基板には、ＬＤＤ領域１０５ａが構成されている。ポリシリコンプラグ１０９の上面にはポリシリコンプラグシリサイド（図示されず）が形成されている。

上記のように、スプリットゲート型半導体記憶装置１００は、第２ソース／ドレイン拡散層１０６とフローティングゲート１０８とのオーバーラップ量を削減しながらも、ポリシリコンプラグ１０９とフローティングゲート１０８とによりキャパシタを構成することで、消去動作に必要なキャパシタの容量値を確保している。つまり、スプリットゲート型半導体記憶装置１００では、第２ソース／ドレイン拡散層１０６とフローティングゲート１０８とのオーバーラップ量の削減によりセルサイズを小さくすることができる。

米国特許６，５２５，３７１号 特開２００９−９９６７２号公報

しかしながら、スプリットゲート型半導体記憶装置では、第１ソース／ドレイン拡散層１０５と第２ソース／ドレイン拡散層１０６とが同じ平面上に形成されているため、チャネル領域がフローティングゲート１０８の下部に形成される。そのため、スプリットゲート型半導体記憶装置１００では、チャネル長を十分に確保するために、フローティングゲート第１部分１０８ａの長さを当該チャネル長以上とする必要がある。つまり、スプリットゲート型半導体記憶装置１００では、フローティングゲート１０８の面積を十分に削減できず、セルサイズを小さくできない問題がある。

本発明にかかる半導体記憶装置の一態様は、半導体基板の平坦部に形成されたドレイン領域と、前記半導体基板に形成された凸部の上端部に形成されたソース領域と、前記ドレイン領域の一部と重なる領域であって、かつ、前記平坦部の上層に形成されるコントロールゲートと、前記コントロールゲートと隣り合った領域であって、前記平坦部、前記凸部の壁面及び前記ソース領域の一部を覆う領域に形成されるフローティングゲートと、を有する。

本発明にかかる半導体記憶装置の製造方法の一態様は、半導体基板に形成されたウェル領域の上層にソース領域を形成し、前記半導体基板上のソース領域に相当する領域を覆う第１のレジストを形成し、前記第１のレジストにより覆われていない前記半導体基板をエッチングして、上端部に前記ソース領域が形成される凸部を形成し、前記半導体基板上にフローティングゲートとなる第１の電極材を堆積させた後に前記第１の電極材をエッチバックし、前記半導体基板の上層のうち前記ソース領域と前記フローティングゲートに相当する領域を覆う第２のレジストを形成し、前記第２のレジストに覆われていない領域をエッチングして前記フローティングゲートを形成し、前記半導体基板上に酸化膜を成長させた後に前記酸化膜をエッチバックし、前記半導体基板上にコントロールゲートとなる第２の電極材を堆積し、前記第２の電極材の上層にドレイン領域を開口部とする第３のレジストを形成し、前記第２の電極材をエッチングし、前記第３のレジストを除去した後に前記第２の電極材をさらにエッチバックして前記コントロールゲートを形成し、前記フローティングゲート及び前記コントロールゲートをマスクとして不純物を注入して前記ドレイン領域をする。

本発明にかかる半導体記憶装置及び半導体記憶装置の製造方法によれば、ソース領域が半導体基板に形成された凸部の上部に形成され、ドレイン領域は平坦部に形成される。そして、フローティングゲートが平坦部と凸部とに沿って形成される。また、フローティングゲートは、ソース領域一部を覆う構造を有する。つまり、本発明にかかる半導体記憶装置及び半導体記憶装置の製造方法によれば、チャネル領域がフローティングゲートの底面及び側壁に沿って形成されるため、フローティングゲートの平面的な面積によらず十分な長さのチャネル領域を確保することができる。

本発明にかかる半導体記憶装置及び半導体記憶装置の製造方法によれば、フローティングゲートの平面的な面積を削減し、セルサイズを小さくすることができる。

本発明の半導体記憶装置の平面レイアウトを示す概略図である。 図１に示すＩＩ−ＩＩ線に沿った半導体記憶装置の断面図である。 本発明の半導体記憶装置の第１の製造工程を示すレイアウトの図である。 図３ＡのＢ−Ｂ線に沿った半導体装置の断面図である。 図３ＡのＣ−Ｃ線に沿った半導体装置の断面図である。 本発明の半導体記憶装置の第２の製造工程を示すレイアウトの図である。 図４ＡのＢ−Ｂ線に沿った半導体装置の断面図である。 図４ＡのＣ−Ｃ線に沿った半導体装置の断面図である。 本発明の半導体記憶装置の第３の製造工程を示すレイアウトの図である。 図５ＡのＢ−Ｂ線に沿った半導体装置の断面図である。 図５ＡのＣ−Ｃ線に沿った半導体装置の断面図である。 本発明の半導体記憶装置の第４の製造工程を示すレイアウトの図である。 図６ＡのＢ−Ｂ線に沿った半導体装置の断面図である。 図６ＡのＣ−Ｃ線に沿った半導体装置の断面図である。 本発明の半導体記憶装置の第５の製造工程を示すレイアウトの図である。 図７ＡのＢ−Ｂ線に沿った半導体装置の断面図である。 図７ＡのＣ−Ｃ線に沿った半導体装置の断面図である。 本発明の半導体記憶装置の第６の製造工程を示すレイアウトの図である。 図８ＡのＢ−Ｂ線に沿った半導体装置の断面図である。 図８ＡのＣ−Ｃ線に沿った半導体装置の断面図である。 本発明の半導体記憶装置の第７の製造工程を示すレイアウトの図である。 図９ＡのＢ−Ｂ線に沿った半導体装置の断面図である。 図９ＡのＣ−Ｃ線に沿った半導体装置の断面図である。 本発明の半導体記憶装置の第８の製造工程を示すレイアウトの図である。 図１０ＡのＢ−Ｂ線に沿った半導体装置の断面図である。 図１０ＡのＣ−Ｃ線に沿った半導体装置の断面図である。 本発明の半導体記憶装置の第９の製造工程を示すレイアウトの図である。 図１１ＡのＢ−Ｂ線に沿った半導体装置の断面図である。 図１１ＡのＣ−Ｃ線に沿った半導体装置の断面図である。 本発明の半導体記憶装置の第１０の製造工程を示すレイアウトの図である。 図１２ＡのＢ−Ｂ線に沿った半導体装置の断面図である。 図１２ＡのＣ−Ｃ線に沿った半導体装置の断面図である。 本発明の半導体記憶装置の第１１の製造工程を示すレイアウトの図である。 図１３ＡのＢ−Ｂ線に沿った半導体装置の断面図である。 図１３ＡのＣ−Ｃ線に沿った半導体装置の断面図である。 本発明の半導体記憶装置の第１２の製造工程を示すレイアウトの図である。 図１４ＡのＢ−Ｂ線に沿った半導体装置の断面図である。 図１４ＡのＣ−Ｃ線に沿った半導体装置の断面図である。 本発明の半導体記憶装置の第１３の製造工程を示すレイアウトの図である。 図１５ＡのＢ−Ｂ線に沿った半導体装置の断面図である。 図１５ＡのＣ−Ｃ線に沿った半導体装置の断面図である。 本発明の半導体記憶装置の第１４の製造工程を示すレイアウトの図である。 図１６ＡのＢ−Ｂ線に沿った半導体装置の断面図である。 図１６ＡのＣ−Ｃ線に沿った半導体装置の断面図である。 本発明の半導体記憶装置の第１５の製造工程を示すレイアウトの図である。 図１７ＡのＢ−Ｂ線に沿った半導体装置の断面図である。 図１７ＡのＣ−Ｃ線に沿った半導体装置の断面図である。 本発明の半導体記憶装置の第１６の製造工程を示すレイアウトの図である。 図１８ＡのＢ−Ｂ線に沿った半導体装置の断面図である。 図１８ＡのＣ−Ｃ線に沿った半導体装置の断面図である。 本発明の半導体記憶装置の第１７の製造工程を示すレイアウトの図である。 図１９ＡのＢ−Ｂ線に沿った半導体装置の断面図である。 図１９ＡのＣ−Ｃ線に沿った半導体装置の断面図である。 本発明の半導体記憶装置の第１８の製造工程を示すレイアウトの図である。 図２０ＡのＢ−Ｂ線に沿った半導体装置の断面図である。 図２０ＡのＣ−Ｃ線に沿った半導体装置の断面図である。 本発明の半導体記憶装置の第１９の製造工程を示すレイアウトの図である。 図２１ＡのＢ−Ｂ線に沿った半導体装置の断面図である。 図２１ＡのＣ−Ｃ線に沿った半導体装置の断面図である。 本発明の半導体記憶装置の第２０の製造工程を示すレイアウトの図である。 図２２ＡのＢ−Ｂ線に沿った半導体装置の断面図である。 図２２ＡのＣ−Ｃ線に沿った半導体装置の断面図である。 本発明の半導体記憶装置の１セルの面積を説明するための平面レイアウト図である。 従来の半導体記憶装置の１セルの面積を説明するための平面レイアウト図である。 特許文献２に記載のスプリットゲート型半導体記憶装置の断面図である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。本実施の形態では、半導体記憶装置の一例としてスプリットゲート型メモリセルを有する半導体記憶装置について説明する。なお、以下の説明では、スプリットゲート型メモリセルは、ソース領域とドレイン領域との間にコントロールゲートとフローティングゲートとを有する。そして、スプリットゲート型メモリセルは、フローティングゲートに蓄積された電荷量によって、セルへのデータの書き込み状態（消去状態と書き込み状態）を制御し、コントロールゲートに与えられる電圧によってセルを読み出し又は書き込み動作の対象とするかを選択するものである。

まず、図１に本実施の形態にかかるスプリットゲート型メモリセル１の平面レイアウトについて説明する。図１に示す例では、破線によって囲まれる領域に１個のスプリットゲート型メモリセルを示している。つまり、図１に示した平面レイアウトは、２個のスプリットゲート型メモリセルの全体と１０個のスプリットゲート型メモリセルの一部を示すものである。

図１に示すように、スプリットゲート型メモリセル１は、格子状に配置されるものである。また、スプリットゲート型メモリセル１は、ソース領域１０、フローティングゲート１１、コントロールゲート１２、ドレイン領域１３、絶縁膜１５、コンタクト１６を有している。なお、図１に示すスプリットゲート型メモリセル１は、複数のスプリットゲート型メモリセル１がアレイ状に配置されてものをしめしており、図１において横方向に配置されるスプリットゲート型メモリセル１は、素子分離領域１４により分離されている。そして、本実施の形態では、図１の横方向に配列されるスプリットゲート型メモリセル１は、素子分離領域（ＳＴＩ：Shallow Trench Insulator）１４により分離される。また、図１の縦方向に配列されるスプリットゲート型メモリセル１は、ソース領域同士又はドレイン領域同士が隣接し、隣接しているソース領域及びドレイン領域は隣接するスプリットゲート型メモリセル１と共通に用いられる。なお、図１に示した平面レイアウトでは、フローティングゲート１１とコントロールゲート１２との間に形成される絶縁膜１５以外の絶縁膜については図示を省略した。また、ソース領域１０、フローティングゲート１１及びコントロールゲート１２の側壁にはサイドウォールが形成されるが、図１では省略した。

また、図１に示すように、本実施の形態にかかるスプリットゲート型メモリセル１は、上面視において、フローティングゲート１１の辺のうちコントロールゲート１２に対向する辺が凹状に形成される。このような構造とすることで、フローティングゲート１１の辺のうち凹状に形成された辺の端部とコントロールゲートとの距離が、凹状の辺の中央部とコントロールゲートとの間の距離よりも近くなる。これにより、スプリットゲート型メモリセル１は、消去動作時において凹状に形成された辺の端部において電界集中が発生し、良好な消去特性を得ることができる。

続いて、図１に示すＩＩ−ＩＩ線に沿った断面図を図２に示す。この図２を参照して、スプリットゲート型メモリセル１の構造についてさらに詳細に説明する。図２に示した断面図では、２つのメモリセルが示されている。図２に示す例では、図面中央付近に示されるソース領域１０を中心に２つのセルが線対称に示されている。つまり、図２の右側に第１のメモリセルが示され、左側に第２のメモリセルが示されている。

図２に示すように、スプリットゲート型メモリセル１は、ソース領域１０、フローティングゲート１１、コントロールゲート１２、ドレイン領域１３、絶縁膜１５、コンタクト１６を有している。また、スプリットゲート型メモリセル１は、半導体基板２０、ウェル領域２１、ＬＤＤ（Lightly Doped Drain）領域２２、チャネル領域２３、絶縁膜２４、２５、サイドウォール２６を有する。

スプリットゲート型メモリセル１は、半導体基板２０の上層に形成される。まず、半導体基板２０の上層にはウェル領域２１が形成される。そして、ウェル領域２１の上層には、ソース領域１０、ドレイン領域１３、ＬＤＤ領域２２、及びチャネル領域２３が形成される。ここで、スプリットゲート型メモリセル１は、ウェル領域２１、ソース領域１０、ドレイン領域１３ＬＤＤ領域２２、及びチャネル領域２３が形成される半導体基板層（以下単に半導体基板と称す）が平坦部と凸部とを有する。

スプリットゲート型メモリセル１では、ソース領域１０は、凸部の上端部に形成される。一方、ドレイン領域１３は、平坦部に形成される。そして、ソース領域１０とドレイン領域１３との間であって、半導体基板の表面にチャネル領域２３が形成される。つまり、スプリットゲート型メモリセル１では、チャネル領域の一部が凸部の壁面に沿って形成される。なお、図２に示す例では、ＬＤＤ領域２２は、ドレイン領域１３の一部として機能する領域である。

フローティングゲート１１は、平坦部、凸部の壁面及びソース領域１０の一部を覆う領域に形成される。このフローティングゲート１１は、半導体基板と絶縁膜１５により絶縁される。また、フローティングゲート１１とソース領域１０の間には、書込動作時においてフローティングゲート１１の電位を持ち上げる寄生容量が形成される。なお、スプリットゲート型メモリセル１では、フローティングゲート１１の幅（図２の横方向の長さ）が製造プロセスにおける最小寸法よりも小さく形成される特徴を有する。

コントロールゲート１２は、フローティングゲート１１と隣り合う位置に形成される。また、コントロールゲート１２は、ドレイン領域の一部と重なる領域であって、平坦部の上層に形成される。このコントロールゲート１２は、半導体基板及びフローティングゲート１１と絶縁膜１５により絶縁される。この絶縁膜１５は、フローティングゲート１１とコントロールゲート１２との間で授受されるキャリアを透過させる機能を有するものであり、トンネル酸化膜と呼ばれる。

また、スプリットゲート型メモリセル１は、ソース領域１０の上側表面と、フローティングゲート１１の上側表面とコントロールゲート１２の上側表面とが異なる高さとなるように形成される。より具体的には、フローティングゲート１１の上側表面が、ソース領域１０の上側表面よりも低く、コントロールゲート１２の上側表面よりも高い位置に形成される。そして、ソース領域１０、フローティングゲート１１、コントロールゲート１２及びドレイン領域１３の各段差部分にサイドウォール２６が形成される。

また、スプリットゲート型メモリセル１のドレイン領域１３の表面にはコンタクト１６を介してドレイン配線（不図示）が形成される。さらに、ソース領域１０の表面にはコンタクト１６を介してソース配線（不図示）が形成される。

続いて、本実施の形態にかかるスプリットゲート型メモリセル１の製造方法について説明する。そこで、図３〜図２２にスプリットゲート型メモリセル１の各製造工程を示す。図３〜図２２は、製造工程終了後の状態を示すものである。また、図３〜図２２では、図番にＡを付した図面に平面レイアウトを示し、図番にＢを付した図面に平面レイアウトにおけるＢ−Ｂ線の断面図を示し、図番にＣを付した図面に平面レイアウトにおけるＣ−Ｃ線の断面図を示した。なお、以下の説明においては、前の工程で説明した部分については、説明を省略する。

まず、図３を参照して窒化膜マスクエッチング工程について説明する。この工程では、半導体基板２０の表面に酸化膜３０を形成する。そして、酸化膜３０の上層に窒化膜３１を形成する（図３Ｂ及び図３Ｃ参照）。その後、窒化膜３１のうち素子分離領域１４が形成される領域に相当する領域に開口部３２を設ける。これにより、開口部３２では、酸化膜３０が露出する（図３Ａ及び図３Ｂ参照）。

次いで、図４を参照してフィールドトレンチ形成工程について説明する。この工程では、窒化膜３１をマスクとしてフィールドトレンチ３３を形成する。より具体的には、窒化膜３１をマスクとして酸化膜３０をエッチングし、その後半導体基板２０をエッチングする。これにより、半導体基板上に素子分離領域１４を形成するための溝（フィールドトレンチ３３）が形成される。これにより、窒化膜３１の開口部では半導体基板２０が露出する（図４Ａ及び図４Ｂ参照）。

次いで、図５を参照してフィールド酸化膜（素子分離領域）形成工程について説明する。この工程では、フィールドトレンチ形成工程（図４）において形成されたフィールドトレンチ３３に酸化膜を埋め込む（図５Ａ、図５Ｂ参照）。より具体的には、まず半導体基板の全面に酸化膜を形成し、当該酸化膜をＣＭＰ（Chemical Mechanical Polishing）により研磨することでフィールドトレンチ３３への酸化膜の埋め込みが行われる。この酸化膜は、素子分離領域１４として機能する。

次いで、図６を参照してアクティブ領域形成工程について説明する。この工程では、スプリットゲート型メモリセル１のウェル領域２１とソース領域１０を形成するための不純物注入を行う。そこで、アクティブ領域形成工程では、まず、図５に示される窒化膜３１を除去する。そして、半導体基板全体に対してボロン（Ｂ）とヒ素（Ａｓ）を注入する。これにより、半導体基板２０の上層には不純物としてボロンを含むウェル領域２１が形成される（図６Ｂ、図６Ｃ参照）。また、ウェル領域２１の上層には不純物としてヒ素を含むソース領域１０が形成される（図６Ｂ、図６Ｃ参照）。なお、本工程では、上面視において半導体基板層の表面に形成された酸化膜３０と、素子分離領域１４の上面と、が露出する（図６Ａ参照）。

次いで、図７を参照して凸部形成工程について説明する。この工程では、半導体基板に本実施の形態にかかるスプリットゲート型メモリセル１の特徴の１つである凸部を形成する。凸部形成工程ではまず、半導体基板上においてスプリットゲート型メモリセル１のソース領域に相当する領域を覆う第１のレジスト３４を形成する（図７Ａ参照）。第１のレジスト３４は、図７Ｂに示すＢ−Ｂ線に沿った断面においては半導体基板の全体を覆う形状となり、図７Ｃに示すＣ−Ｃ線に沿った断面においては半導体基板に形成される凸部を覆う形状となる。そして、第１のレジスト３４をマスクとして、第１のレジスト３４により覆われていない半導体基板をエッチングする。これにより、半導体基板に凸部が形成され、当該凸部の上端部にソース領域１０が形成される。なお、エッチングにより形成された凹部３５が平坦部となる。

次いで、図８を参照してチャネル領域形成工程について説明する。この工程では、まず、凸部形成工程において形成された第１のレジスト３４を除去する。その後、ボロンを半導体基板に注入することで、ウェル領域２１の表面にチャネル領域２３を形成する。この工程におけるボロン注入は、半導体基板に対して斜め方向から行われる。これにより、チャネル領域２３は、半導体基板の平坦部の表面及び凸部の側壁に形成される（図８Ｃ参照）。また、チャネル領域２３は、この後の工程において形成されるＬＤＤ領域２２及びドレイン領域１３よりも浅い領域に形成される。

次いで、図９を参照して第１のフローティングゲート形成工程について説明する。フローティングゲート１１は、第１のフローティングゲート形成工程及び後述する第２〜第４のフローティングゲート形成工程を経て形成される。第１のフローティングゲート形成工程では、まず、半導体基板の表面にフローティングゲート１１と半導体基板とを絶縁する酸化膜３０を形成する。この酸化膜３０は、完成後のスプリットゲート型メモリセル１の絶縁膜２５となるものである。その後、酸化膜３０の上層にフローティングゲート１１となる第１の電極材（例えば、ポリシリコン）３６を堆積させる。このポリシリコン３６は、半導体基板の全面に堆積される（図９Ａ〜図９Ｃ参照）。

次いで、図１０を参照して第２のフローティングゲート形成工程について説明する。第２のフローティングゲート形成工程では、第１のフローティングゲート形成工程において堆積したポリシリコン３６をエッチバックする。ここで、後の工程においてコントロールゲート１２及びドレイン領域１３が形成される平坦部は、凸部や素子分離領域１４よりも低い位置に形成されている。つまり、平坦部は周辺領域に比べて窪んだ形状となる。そのため、エッチバック処理により、平坦部の中央付近のポリシリコン３６は除去されるが、凸部及び素子分離領域１４の壁面にはポリシリコンが残る。図１０Ａを参照すると、ポリシリコン３６には開口部が形成され、当該開口部では酸化膜３０が露出していることがわかる。なお、図１０Ｂに示すＢ−Ｂ線に沿った断面図では、素子分離領域１４が他の部分よりも突出している高さが低いため、当該部分のポリシリコン３６は全て除去され、酸化膜３０が完全に露出している。また、図１０Ｃに示すＣ−Ｃ線に沿った断面では、凸部の側壁にポリシリコン３６が残り、平坦部のうち凸部の側壁から離れた領域ではポリシリコン３６が除去されて酸化膜３０が露出する。さらに、第２のフローティングゲート形成工程におけるエッチバック処理では、残されるポリシリコン３６の上面が、凸部の上面より低くなる程度までエッチバックを行う（図１０Ｃ参照）。

次いで、図１１を参照して第３のフローティングゲート形成工程について説明する。第３のフローティングゲート形成工程では、第２のフローティングゲート形成工程において残ったポリシリコン３６のうちフローティングゲート１１として用いる部分を覆う第２のレジスト３７を形成する。より具体的には、第２のレジスト３７は、ソース領域１０が形成される凸部と凸部の側壁に堆積されたポリシリコン３６の一部を覆う領域に形成される（図１１Ｃ参照）。また、第２のレジスト３７は、除去すべき部分が露出するように開口部３８を有する。このとき、本実施の形態にかかるスプリットゲート型メモリセル１では、フローティングゲート１１の辺のうちコントロールゲート１２に対向する辺を凹状に形成するため、開口部３８の辺が凹状に形成される。この開口部３８を上面視した図を図１１Ａに示す。図１１Ａに示すように、開口部３８は、辺が開口部の内側に対して凹状に形成される。なお、第２のレジスト３７は、図１１Ａの縦方向に形成される素子分離領域１４の上部にも形成されるが、これは開口部３８を形成するために残された部分である。

次いで、図１２を参照して第４のフローティングゲート形成工程について説明する。第４のフローティングゲート形成工程では、第３のフローティングゲート形成工程において形成した第２のレジスト３７をマスクとしてポリシリコン３６をエッチングする。このエッチング処理により、平坦部に残っていたポリシリコン３６のうち第２のレジスト３７によって覆われていない領域のものが除去される（図１２Ａ、図１２Ｃ参照）。そして、エッチング処理後に第２のレジスト３７を除去する。この第４のフローティングゲート形成工程におけるエッチング処理によりフローティングゲート１１が形成される。このフローティングゲート１１は、上面視における幅（図１２Ａの縦方向の長さ、又は、図１２Ｃの横方向の長さ）が製造プロセスにおける最小寸法単位よりも小さくなる。これは、第２のレジスト３７が覆うポリシリコン３６の幅が、第２のレジスト３７の幅と凸部の幅との差分となるためである。つまり、第２のレジスト３７により覆われるポリシリコン３６の幅は、製造プロセスの最小寸法単位によらず第２のレジスト３７の幅と凸部の幅とにより設定され、最小寸法単位よりも小さな幅とすることができる。

また、図１２Ａを参照すると、フローティングゲート１１は、コントロールゲート１２（この後の工程で形成する）に対向する辺が開口部３８の形状に応じて凹状に形成されている。より具体的には、フローティングゲート１１は、端部に尖った部分を有する。フローティングゲート１１をこのような形状とすることで、消去動作時に尖った部分において電界集中を高めることができ、消去動作の特性を改善することができる。

上記の第１〜第４のフローティングゲート形成工程では、半導体基板上にフローティングゲート１１となる第１の電極材を堆積させた後に第１の電極材をエッチバックし、半導体基板の上層のうちソース領域１０とフローティングゲート１１に相当する領域を覆う第２のレジスト３７を形成し、第２のレジスト３７に覆われていない領域をエッチバックしてフローティングゲート１１を形成する。

次いで、図１３を参照して酸化膜成長工程について説明する。この工程では、フローティングゲート１１とコントロールゲート１２との間に形成される絶縁膜１５として機能する酸化膜を半導体基板上に成長させる。この工程では酸化膜３０ａを半導体基板の表面の全体に形成する（図１３Ａ〜図１３Ｃ参照）。

次いで、図１４を参照して酸化膜エッチバック工程について説明する。この工程では、この工程よりも前の工程において成長させた酸化膜をエッチバックする。このとき、スプリットゲート型メモリセル１では、図１２に示す第４のフローティング形成工程を経て形成されたフローティングゲート１１が凹状の辺を有している。そのため、フローティングゲート１１の辺の凹部に堆積した酸化膜３０ａは、エッチバック処理後に除去されずに残る（図１４Ａ、図１４Ｃ参照）。一方、図１４に示す酸化膜エッチバック工程では、凸部の上面及び平坦部に形成された酸化膜３０、３０ａは除去される。なお、残った酸化膜３０ａは、フローティングゲート１１とコントロールゲート１２との間に形成される絶縁膜１５の一部となる。しかし、残った酸化膜３０ａは、フローティングゲート１１の凹部のみに残し、フローティングゲート１１の凹部のうち尖った部分は露出させることが好ましい。そのため、次の工程に進む前に、フッ酸等により残った酸化膜３０ａをウェットエッチングすることが好ましい。これにより、露出したフローティングゲート１１の尖り部分を、次の工程で形成する酸化膜３０ｂで覆うことで、尖り部が薄い酸化膜で覆われることになる。また、尖り部のみを薄い酸化膜で覆うことで、フローティングゲート１１とコントロールゲート１２間の消去時の電界強度が高めることができる。

次いで、図１５を参照してトンネル酸化膜成長工程について説明する。この工程では、コントロールゲート１２と半導体基板との間に形成されるトンネル酸化膜として機能する酸化膜３０ｂを形成する。この工程における酸化膜３０ｂは、半導体基板の全面に形成される（図１５Ａ〜図１５Ｃ参照）。図１５においては、酸化膜１５の側壁には酸化膜３０ｂを図示していないが、酸化膜１５の側壁にも酸化膜３０ｂは形成される。そして、酸化膜１５は、この工程において、図１５に示す工程よりも厚くなる。例えば、トンネル酸化膜工程において、酸化膜１５の厚みは、１．５倍程度になる。そして、増加した酸化膜１５は、フローティングゲート１１の尖り部を覆い、トンネル酸化膜を構成する。

次いで、図１６を参照して第１のコントロールゲート形成工程について説明する。コントロールゲート１２は、第１のコントロールゲート形成工程及び後述する第２、第３のコントロールゲート形成工程を経て形成される。第１のコントロールゲート形成工程では、トンネル酸化膜成長工程において形成された酸化膜３０ｂの上層にコントロールゲート１２となる第２の電極材（例えば、ポリシリコン）３９を堆積する。このポリシリコン３９は、半導体基板の全体に対して堆積される（図１６Ａ〜図１６Ｃ参照）。

次いで、図１７を参照して第２のコントロールゲート形成工程についえ説明する。第２のコントロールゲート形成工程では、コントロールゲート１２が形成される領域に相当する領域を含む領域に第３のレジスト４０を形成する。本実施の形態では、第３のレジスト４０がドレイン領域１３に相当する領域に開口部を有する。つまり、第３のレジスト４０は、ソース領域１０、フローティングゲート１１及びコントロールゲート１２が形成される領域を覆う（図１７Ａ〜図１７Ｃ参照）。また、第２のコントロールゲート形成工程では、第３のレジスト４０をマスクとしてエッチング処理を行う。これにより、第３のレジスト４０の開口部において露出していたポリシリコン３９が除去される（図１７Ａ、図１７Ｃ参照）。なお、第２のコントロールゲート形成工程におけるエッチング処理では、酸化膜３０ｂは除去されない。

次いで、図１８を参照して第３のコントロールゲート形成工程について説明する。第３のコントロールゲート形成工程では、まず、第３のレジスト４０を除去する。そして、露出したポリシリコン３９に対してエッチバック処理を行う。このエッチバック処理では、ソース領域１０及びフローティングゲート１１の上面に形成される酸化膜３０ｂが露出する程度にポリシリコン３９をエッチバックする。これにより、フローティングゲート１１に隣接する領域にコントロールゲート１２が形成される（図１８Ａ、図１８Ｃ参照）。なお、コントロールゲート１２と半導体基板との間にはトンネル酸化膜として機能する絶縁膜１５（つまり、図１５に示すトンネル酸化膜工程で形成された酸化膜）が残る（図１８Ａ、図１８Ｃ参照）。

上記の第１〜第３のコントロール形成工程では、半導体基板上にコントロールゲートとなる第２の電極材（例えば、ポリシリコン）３９を堆積し、ポリシリコン３９の上層にドレイン領域を開口部とする第３のレジスト４０を形成し、ポリシリコン３９をエッチバックし、第３のレジスト４０を除去した後にポリシリコン３９をさらにエッチバックしてコントロールゲート１２を形成する。

次いで、図１９〜図２１を参照してＬＤＤ領域形成工程について説明する。第２、第３のコントロールゲート形成工程において、ドレイン領域１３に相当する部分であって、半導体基板の表面に形成された酸化膜３０ｂが露出した状態となっている。そこで、ＬＤＤ領域形成工程では、フローティングゲート１１及びコントロールゲート１２をマスクとするセルフアライメント技術を用いてＬＤＤ領域２２を形成する。具体的には、特にレジスト等のマスクを用いずに半導体基板に対してヒ素Ａｓを注入する。このとき、フローティングゲート１１及びコントロールゲート１２はマスクとして機能し、ＬＤＤ領域２２及びドレイン領域１３に相当する領域の半導体基板にヒ素Ａｓが注入される。そして、ランプアニールによりアニール処理を行うことで注入された不純物が拡散し、ＬＤＤ領域２２は、ドレイン領域１３とコントロールゲート１２の一部と重なる領域とを含む領域に形成される。また、ＬＤＤ領域２２は、チャネル領域２３よりも深く形成される。これにより、ＬＤＤ領域２２が形成される（図１９Ａ、図１９Ｃ参照）。

次いで、図２０を参照してサイドウォール形成工程について説明する。サイドウォール形成工程では、まず、サイドウォール２６となるサイドウォール材（例えば、酸化膜）を半導体基板の全面に堆積させる。そして、堆積させたサイドウォール材をエッチバック処理する。このエッチバック処理では、ソース領域１０の上面、フローティングゲート１１の上面、コントロールゲート１２の上面及びドレイン領域１３（平坦部）との段差部分にサイドウォール材が残る。つまり、このエッチバック処理により残ったサイドウォール材がサイドウォール２６となる（図２０Ａ〜図２０Ｃ参照）。図２０で示す例では、フローティングゲート１１の上面に形成されたサイドウォール２６が形成されるが、このサイドウォール２６は、酸化膜３０ａ、３０ｂで形成された領域を含む。なお、図２０に示す例では、フローティングゲート１１の上面は全てサイドウォール材で覆われる。このように、フローティングゲート１１の上面をサイドウォールで覆うことで、シリサイド層を形成した場合においてもフローティングゲート１１のフローティング状態を維持することができる。また、サイドウォール形成工程におけるエッチバック処理では、ドレイン領域１３に相当する領域において露出していた酸化膜３０ｂが除去される。そして、コントロールゲート１２と半導体基板との間に残った酸化膜３０ｂが酸化膜２４となる。

次いで、図２１を参照して、ドレイン領域形成工程について説明する。ドレイン領域形成工程では、ヒ素を半導体基板の全面に注入する（図２１Ｂ、図２１Ｃ参照）。このヒ素は、ソース領域１０にも注入されるが、最初に注入したヒ素（図６で示したアクティブ領域形成工程で注入したヒ素）と今回注入したヒ素とによりフローティングゲート１１とソース領域１０とのオーバーラップ量が決まるように設定することが望ましい。そして、ランプアニールによるアニール処理を行い、ヒ素が注入された領域（ソース領域１０及びドレイン領域１３）の活性化を行う。なお、スプリットゲート型メモリセル１では、ドレイン領域１３とＬＤＤ領域２２とが一体となってドレインとして機能する。

また、図２１では、示していないが、コントロールゲート１２、ソース領域１０及びドレイン領域１３の表面には、シリサイド層が形成される。シリサイド層を形成する工程では、まず、半導体基板全面に、シリサイド化金属を堆積させてから熱処理を行う。そして、熱処理によって反応しなかったシリサイド化金属を除去する。これにより、コントロールゲート１２、ソース領域１０及びドレイン領域１３の表面にシリサイド層が形成される。本実施の形態にかかるスプリットゲート型メモリ１では、ソース領域１０、フローティングゲート１１、コントロールゲート１２及びドレイン領域１３の上面の位置に段差を設けている。この段差により、シリサイド層による各領域間のショートを防止することができる。また、格段差にサイドウォール２６を形成することで、各領域間のショートを防止する効果をさらに高めることができる。

次いで、図２２を参照して配線層形成工程について説明する。配線層形成工程では、まず、ソース領域１０及びドレイン領域１３の表面にコンタクト１６を形成する。そして、ソース領域１０に接続されるコンタクト１６の上層にソース配線２４を形成し、ドレイン領域１３に接続されるコンタクト１６の上層に中間配線２５を形成する。そして、中間配線２５の上層にさらにスルーホール１７を形成し、スルーホール１７の上層にドレイン配線２６を形成する（図２２Ｂ、図２２Ｃ参照）。このソース配線２４は、図２２Ａの横方向に延在して形成され、ドレイン配線２６は、ソース配線２４と直交する方向に延在して軽視される。

上記説明より、本実施の形態にかかる半導体記憶装置（例えば、スプリットゲート型メモリセル１）は、半導体基板上に凸部を形成し、凸部の上端部にソース領域１０を形成し、半導体基板上の平坦部にドレインを形成し、フローティングゲート１１を凸部の側壁、平坦部及びソース領域１０の一部を覆うように形成される。これにより、スプリットゲート型メモリセル１は、半導体基板の表面部分のうちフローティングゲート１１に沿った領域に形成されるチャネルの長さをフローティングゲート１１の平面的な幅をよりも長くすることができる。つまり、スプリットゲート型メモリセル１は、フローティングゲート１１にかかる面積を削減しながら、十分な長さのチャネル長を確保することができる。

また、スプリットゲート型メモリセル１では、フローティングゲート１１がソース領域１０の側壁においてオーバーラップする。そのため、スプリットゲート型メモリセル１では、フローティングゲート１１とソース領域１０とをオーバーラップさせるために平面的な面積を必要としない。つまり、フローティングゲート１１とソース領域１０との間に形成される寄生コンデンサの容量値を十分に確保しても、スプリットゲート型メモリセル１は、平面的な面積が増大しない。このようなことからも、スプリットゲート型メモリセル１では、半導体チップの面積を削減することができる。

ここで、本実施の形態にかかるスプリットゲート型メモリセル１の面積削減効果について具体的な例を挙げて説明する。まず、図２３に本実施の形態にかかるスプリットゲート型メモリセル１の面積を計算するための平面レイアウトを示す。図２３に示すように、スプリットゲート型メモリセル１では、１セルの大きさが図面の縦方向の距離が２．２５Ｆ（Ｆは製造プロセスにおける最小寸法単位）であり、図面の横方向の距離が２Ｆとなる。つまり、スプリットゲート型メモリセル１は１セルを４．５Ｆ^２で形成することができる。一方、特許文献２に記載のスプリットゲート型半導体装置１００を一般的な製造方法で製造した場合における、セルの面積を説明するための平面レイアウトを図２４に示す。なお、図２４に示す例では、フローティングゲート１０８がポリシリコンプラグ１０９とオーバーラップして形成されるため、フローティングゲート１０８が形成される領域をＦＧで示す範囲で明示した。図２４に示すように、スプリットゲート型半導体装置１００では、１セルの大きさが図面の縦方向の距離が３Ｆであり、図面の横方向の距離が２Ｆとなる。つまり、スプリットゲート型半導体装置１００は１セルの大きさが６Ｆ^２となる。つまり、スプリットゲート型メモリセル１は、従来のスプリットゲート型半導体記憶装置１００に比べて約７５％の面積で形成することができる。

また、スプリットゲート型メモリセル１では、フローティングゲート１１の辺のうちコントロールゲート１２と対向する辺を凹状に形成する。これにより、フローティングゲート１１の辺のうちコントロールゲート１２と対向する辺は、端部が中央部よりもコントロールゲートに近づく構造となる。このような構造により、消去動作時にフローティングゲート１１の端部において電界集中の強度が強くなるため、スプリットゲート型メモリセル１は、良好な消去特性を実現することができる。

また、スプリットゲート型メモリセル１は、断面視において、フローティングゲート１１の上面がソース領域１０の上面よりも低く、コントロールゲート１２の上面よりも高い構造を有する。また、フローティングゲート１１の上面はサイドウォール２６で覆われる。このように、フローティングゲート１１の上面をサイドウォールで覆うことで、シリサイド層を形成した場合においてもフローティングゲート１１のフローティング状態を維持することができ、書込特性が向上する。また、各領域に段差を設け、かつ、サイドウォール２６を形成することで、シリサイド層を形成した場合においても、ソース領域１０、フローティングゲート１１、コントロールゲート１２及びドレイン領域１３の各領域間におけるショートを防止することができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１ スプリットゲート型メモリセル
１０ ソース領域
１１ フローティングゲート
１２ コントロールゲート
１３ ドレイン領域
１４ 素子分離領域
１５、２４、２５ 絶縁膜
１６ コンタクト
１７ スルーホール
２０ 半導体基板
２１ ウェル領域
２２ ＬＤＤ領域
２３ チャネル領域
２６ サイドウォール
２７ ソース配線
２８ 中間配線
２９ ドレイン配線
３０、３０ａ、３０ｂ 酸化膜
３１ 窒化膜
３２、３８ 開口部
３３ フィールドトレンチ
３４、３７、４０ レジスト
３５ 凹部
３６、３９ ポリシリコン

Claims (9)

1. 半導体基板の平坦部に形成されたドレイン領域と、
   前記半導体基板に形成された凸部の上端部に形成されたソース領域と、
   前記ドレイン領域の一部と重なる領域であって、かつ、前記平坦部の上層に形成されるコントロールゲートと、
   前記コントロールゲートと隣り合った領域であって、前記平坦部、前記凸部の壁面及び前記ソース領域の一部を覆う領域に形成されるフローティングゲートと、
   を有する半導体記憶装置。
2. 前記フローティングゲートは、上面視において前記コントロールゲートに対向する辺が凹状に形成され、前記凹状の辺の端部と前記コントロールゲートとの距離は、前記凹状の辺の中央部と前記コントロールゲートとの間の距離よりも近い請求項１に記載の半導体記憶装置。
3. 前記フローティングゲートと前記コントロールゲートとの間には、絶縁膜が形成される請求項１又は２に記載の半導体記憶装置。
4. 前記フローティングゲートは、断面視において、上面が絶縁膜により覆われる請求項１乃至３のいずれか１項に記載の半導体記憶装置。
5. 前記フローティングゲートは、断面視において、上面が前記ソース領域の上面よりも低く、前記コントロールゲートの上面よりも高い請求項１乃至４のいずれか１項に記載の半導体記憶装置。
6. 前記半導体記憶装置は、前記平坦部及び前記凸部の壁面にチャネル領域が形成される請求項１乃至５のいずれか１項に記載の半導体記憶装置。
7. 半導体基板に形成されたウェル領域の上層にソース領域を形成し、
   前記半導体基板上のソース領域に相当する領域を覆う第１のレジストを形成し、
   前記第１のレジストにより覆われていない前記半導体基板をエッチングして、上端部に前記ソース領域が形成される凸部を形成し、
   前記半導体基板上にフローティングゲートとなる第１の電極材を堆積させた後に前記第１の電極材をエッチバックし、
   前記半導体基板の上層のうち前記ソース領域と前記フローティングゲートに相当する領域を覆う第２のレジストを形成し、
   前記第２のレジストに覆われていない領域をエッチングして前記フローティングゲートを形成し、
   前記半導体基板上に酸化膜を成長させた後に前記酸化膜をエッチバックし、
   前記半導体基板上にコントロールゲートとなる第２の電極材を堆積し、
   前記第２の電極材の上層にドレイン領域を開口部とする第３のレジストを形成し、
   前記第２の電極材をエッチングし、
   前記第３のレジストを除去した後に前記第２の電極材をさらにエッチバックして前記コントロールゲートを形成し、
   前記フローティングゲート及び前記コントロールゲートをマスクとして不純物を注入して前記ドレイン領域をする半導体記憶装置の製造方法。
8. 前記第２のレジストの開口部は、辺が凹状に形成される請求項７に記載の半導体記憶装置の製造方法。
9. 前記フローティングゲートは、断面視において、上面が前記ソース領域の上面よりも低く、前記コントロールゲートの上面よりも高い請求項７又は８に記載の半導体記憶装置の製造方法。

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