CN111418063B - 具有集成高k金属控制栅的非易失性分裂栅存储器单元及制造方法 - Google Patents

具有集成高k金属控制栅的非易失性分裂栅存储器单元及制造方法 Download PDF

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Abstract

一种存储器设备，该存储器设备包括形成在同一半导体衬底上的存储器单元、逻辑器件和高电压器件。该存储器单元和高电压器件下方的衬底的上表面的部分相对于逻辑器件下方的衬底的上表面部分形成凹陷。该存储器单元包括设置在衬底的沟道区的第一部分上方的多晶硅浮栅，设置在沟道区的第二部分上方的多晶硅字线栅，设置在衬底的源极区上方的多晶硅擦除栅，以及设置在浮栅上方并且通过包括高K电介质的复合绝缘层与浮栅绝缘的金属控制栅。逻辑器件包括设置在衬底上方的金属栅。高电压器件包括设置在衬底上方的多晶硅栅。

Description

具有集成高K金属控制栅的非易失性分裂栅存储器单元及制 造方法
相关专利申请
本申请要求2017年12月5日提交的美国临时申请号62/594,976和2018年10月22日提交的美国专利申请号16/166,342的权益。
技术领域
本发明涉及非易失性存储器设备。
背景技术
分裂栅非易失性存储器设备在本领域中是熟知的。例如，美国专利7,927,994公开了分裂栅非易失性存储器单元。图1示出形成在半导体衬底12上的此类分裂栅存储器单元的示例。源极区16和漏极区14以扩散区的形式形成在衬底12中，并且在两者之间限定沟道区18。存储器单元包括四个导电栅：浮栅22，所述浮栅设置在沟道区18的第一部分和源极区16的部分的上方并且与所述沟道区的第一部分和所述源极区的部分绝缘；控制栅26，所述控制栅设置在浮栅22上方并与所述浮栅绝缘；擦除栅24，所述擦除栅设置在源极区16上方并与所述源极区绝缘；以及选择栅20，所述选择栅设置在沟道区18的第二部分上方并与所述沟道区的第二部分绝缘。导电触点10可以形成为电连接到漏极区14。美国专利7,315,056公开了另一种分裂栅非易失性存储器单元，其类似于美国专利7,927,994的非易失性存储器单元，但没有控制栅。图2示出了'056专利的存储器单元(其中类似的元件以相同的元件编号指示)。
存储器单元被布置成阵列以形成器件，其中此类存储器单元的列被绝缘区的列分开。绝缘区是衬底的形成绝缘材料的部分。逻辑(核心)器件和高电压器件可以形成在与存储器阵列相同的芯片上，通常形成为共享相同处理步骤中的一部分步骤。衬底的那些形成逻辑器件和高电压器件的专用区域在本文中将分别被称为逻辑区域和高电压区域。
常规分裂栅存储器单元的一个问题在于衬底上的存储器单元的高度大于逻辑区域和高电压区域中器件的高度。然而，减小存储器单元高度的同时仍然保留期望的性能有可能是一种挑战。本发明是一种用于在与逻辑器件和高电压器件相同的芯片上形成分裂栅非易失性存储器设备的新型技术，其中存储器单元利用具有金属材料的控制栅作为到浮栅的耦合电介质，该金属材料具有在控制栅下方的常规ONO(氧化物/氮化物/氧化物)或OHKO(氧化物/HK/氧化物)。
发明内容
上述问题和需求通过一种在半导体衬底上制造存储器设备的方法来解决，所述半导体衬底具有上表面以及第一区域、第二区域和第三区域，所述方法包括使在所述第一区域和所述第三区域中的所述上表面的部分相对于在所述第二区域中的所述上表面的部分形成凹陷、形成存储器单元、形成逻辑器件、以及形成高电压器件。所述存储器单元的形成包括：在所述衬底的所述第一区域中的所述上表面的凹陷部分下方，在所述衬底中形成第一源极区和第一漏极区，所述衬底的第一沟道区在所述第一源极区与所述第一漏极区之间延伸，形成多晶硅浮栅，所述多晶硅浮栅设置在所述第一沟道区的第一部分上方并且与所述第一沟道区的第一部分绝缘，形成多晶硅字线栅，所述多晶硅字线栅设置在所述第一沟道区的第二部分上方并且与所述第一沟道区的第二部分绝缘，形成多晶硅擦除栅，所述多晶硅擦除栅设置在所述第一源极区上方并且与所述第一源极区绝缘，以及形成金属控制栅，所述金属控制栅设置在所述浮栅上方并且与所述浮栅绝缘。所述逻辑器件的形成包括：在所述衬底的所述第二区域中形成第二源极区和第二漏极区，所述衬底的第二沟道区在所述第二源极区与所述第二漏极区之间延伸，以及形成金属栅，所述金属栅设置在所述第二沟道区上方并且与所述第二沟道区绝缘。所述高电压器件的形成包括：在所述衬底的所述第三区域中的所述上表面的凹陷部分下方，在所述衬底中形成第三源极区和第三漏极区，所述衬底的第三沟道区在所述第三源极区与所述第三漏极区之间延伸，以及形成多晶硅栅，所述多晶硅栅设置在所述第三沟道区上方并且与所述第三沟道区绝缘。
存储器设备包括：半导体衬底，所述半导体衬底具有上表面以及第一区域、第二区域和第三区域，其中在所述第一区域和所述第三区域中的所述上表面的部分相对于在所述第二区域中的所述上表面的部分形成凹陷；存储器单元；逻辑器件以及高电压器件。所述存储器单元包括：第一源极区和第一漏极区，所述第一源极区和所述第一漏极区在所述衬底的所述第一区域中的所述上表面的凹陷部分下方在所述衬底中形成，所述衬底的第一沟道区在所述第一源极区与所述第一漏极区之间延伸，多晶硅浮栅，所述多晶硅浮栅设置在所述第一沟道区的第一部分上方并且与所述第一沟道区的第一部分绝缘，多晶硅字线栅，所述多晶硅字线栅设置在所述第一沟道区的第二部分上方并且与所述第一沟道区的第二部分绝缘，多晶硅擦除栅，所述多晶硅擦除栅设置在所述第一源极区上方并且与所述第一源极区绝缘，和金属控制栅，所述金属控制栅设置在所述浮栅上方并且与所述浮栅绝缘。逻辑器件包括：第二源极区和第二漏极区，所述第二源极区和所述第二漏极区在所述衬底的所述第二区域中形成，所述衬底的第二沟道区在所述第二源极区与所述第二漏极区之间延伸，和金属栅，所述金属栅设置在所述第二沟道区上方并且与所述第二沟道区绝缘。高电压器件包括：第三源极区和第三漏极区，所述第三源极区和所述第三漏极区在所述衬底的所述第三区域中的所述上表面的凹陷部分下方在所述衬底中形成，所述衬底的第三沟道区在所述第三源极区与所述第三漏极区之间延伸，和多晶硅栅，所述多晶硅栅设置在所述第三沟道区上方并且与所述第三沟道区绝缘。
通过查看说明书、权利要求书和附图，本发明的其他目的和特征将变得显而易见。
附图说明
图1是常规存储器单元的侧视横截面图。
图2是常规存储器单元的侧视横截面图。
图3至图26是示出在衬底上形成非易失性存储器单元、逻辑器件和高电压器件时的步骤的侧视横截面图。
具体实施方式
本发明通过使用金属材料或多晶硅材料和高K电介质形成控制栅并且降低形成有存储器单元的衬底上表面部分的高度以及本文所述的其他技术来解决上述问题。参考图3，方法从半导体衬底30开始，该半导体衬底优选地为P型并且在本领域中是众所周知的。衬底具有三个区域：将形成存储器单元的单元区域、将形成逻辑器件的逻辑区域、以及将形成高电压器件的HV区域。在每个区域中示出了一个或一对此类器件，但将在每个区域中同时形成每种类型的多个器件。
如图3中进一步所示，示出了在衬底30上形成二氧化硅(氧化物)层32。在氧化物层32上形成氮化硅(氮化物)层34，该氮化硅层之后经掩模蚀刻工艺处理以从单元区域和HV区域移除氮化物层34。掩模蚀刻工艺涉及在氮化物层34上形成光刻胶材料，并且暴露光刻胶材料的选定部分。光刻胶被显影，其中其部分被移除(即，单元区域和HV区域中的那些部分，留下氮化物34暴露在那些区域中)。然后使用氮化物蚀刻来移除氮化物34的暴露部分，而留下逻辑区域中的氮化物34。在光刻胶移除之后，使用热氧化工艺，通过在单元区域和HV区域中形成厚的氧化物层来氧化和消耗硅(即，形成增厚的氧化物32a)，这使得在那些区域中的硅衬底30的上表面相对于受氮化物34保护的逻辑区域形成凹陷，如图3所示。
然后进行氮化物和氧化物蚀刻以移除氮化物层34和氧化物层32/32a。在衬底表面上(例如，通过热氧化)形成氧化物层36。在氧化物层36上形成多晶硅(多晶硅(poly))层38。掩模步骤用于形成光刻胶40，并且仅从逻辑区域移除光刻胶40。执行多晶硅蚀刻以将在逻辑区域中暴露的多晶硅层38移除。所得结构在图4中示出。
在移除光刻胶40之后，在单元区域、逻辑区域和HV区域之间的衬底30中形成绝缘区域(例如，优选熟知的浅沟槽绝缘体—STI)。STI是在衬底的沟槽中形成的氧化物。STI优选地通过掩模和蚀刻工艺形成，该工艺选择性地蚀刻穿过多晶硅层38和氧化物层36并进入衬底中。然后用氧化物42填充沟槽，如图5所示。在该结构上形成高K介电层44，诸如O/HK/O(氧化物、高K电介质、氧化物，其中高K电介质是介电常数K大于氧化物的介电常数的绝缘材料，诸如HfO2、ZrO2、TiO2、Ta2O5，或其他适当的材料)。然后在绝缘层44上形成金属导电层46，诸如Ti/TiN。在金属导电层46上形成氮化物层48。光刻胶50在该结构上形成并在掩模步骤中图案化，其中在HV区域以及单元区域的选定部分中的光刻胶50被移除。如图6所示，一种或多种蚀刻被用于移除位于单元区域和HV区域中的氮化物48、导电层46和绝缘层44的暴露部分。
在光刻胶50被移除之后，通过氧化物沉积和蚀刻在结构的侧壁上形成氧化物间隔物52。另选地，间隔物52可以形成为氧化物-氮化物间隔物。使用多晶硅蚀刻来限定将成为控制栅的部分并移除单元区域和HV区域中的多晶硅层38的暴露部分。光刻胶54形成在所有区域上方，但被从HV区域移除。如图7所示，执行注入工艺以注入HV区域衬底的阱区。如图8所示，在光刻胶54被移除之后，氧化物间隔物56(例如，通过HTO)形成在存储器单元区域中的多晶硅层38的暴露端部部分上以及氧化物间隔物52之外，并且氧化物层58形成在HV区域中。在存储器单元区域中存在多个堆叠结构S1和S2(即，各自在衬底30上的氧化物36上的多晶硅层38上的绝缘层44上的导电层46上具有氮化物48)。虽然仅示出了一对堆叠S1/S2，但应当理解，在存储器区域中形成有多对堆叠S1/S2。
如图9所示，光刻胶60形成在该结构上方，并且在除堆叠S1与堆叠S2之间的区域(以及堆叠S1/S2的部分)之外均被移除。在堆叠S1与堆叠S2之间的衬底中执行注入和热退火以形成源极区62。执行氧化物蚀刻以移除堆叠S1和堆叠S2之间的暴露的氧化物，这使多晶硅层38的端部暴露出来。如图10所示，在光刻胶60被移除之后，执行氧化物沉积(例如，HTO)，以在单元区域中的多晶硅层38的暴露端部上形成隧道氧化层64并且以使HV区域中的氧化物58增厚。执行氧化物沉积和蚀刻以在堆叠S1/S2的外侧上形成氧化物间隔物68。如图11所示，光刻胶66在该结构上形成并且被从单元区域的在堆叠S1/S2外部的部分移除。如图12所示，在光刻胶移除之后，在与堆叠S1/S2的外侧相邻的衬底上形成氧化物薄层70。
之后将多晶硅层72沉积在该结构上。氧化物层74形成在多晶硅层72上。在该结构上形成光刻胶76，然后将该光刻胶从单元区域和逻辑区域移除。如图13所示，使用氧化物蚀刻从单元区域和逻辑区域移除氧化物层74。在移除光刻胶76之后，将伪多晶硅沉积在该结构上方。使用CMP(化学机械抛光)来移除多晶硅的上部部分并使结构平面化，并且执行进一步的多晶硅回蚀以使单元区域中的多晶硅上表面略微凹陷，如图14所示。氧化物74保护多晶硅层72免受HV区域中的这种多晶硅蚀刻的影响。然后在该结构上形成氧化物层78，之后进行光刻掩模步骤(光刻和蚀刻)以打开用于蚀刻的逻辑区域，从而将氧化物层、氮化物层、Ti/TiN层和O/HK/O层从逻辑区域移除，如图15所示(在光刻胶移除之后)。
在逻辑区域中的逻辑阱注入之后，在逻辑区域中的衬底上形成薄氧化物层80(界面层—IL)。之后形成高K金属栅层HKMG，该高K金属栅层包括高K材料(即，其介电常数K大于氧化物的介电常数，诸如HfO2、ZrO2、TiO2、Ta2O5，或其他适合的材料等)的绝缘层82、以及金属层84诸如TiN。之后，伪多晶硅层86在金属层84上形成。一个或多个绝缘层88在伪多晶硅层86上形成，该伪多晶硅层将被用作硬掩模。如图16所示，执行光刻掩模步骤以移除逻辑区域中新形成的层的部分(除了其堆叠ST之外)。
光刻胶90形成在该结构上，并且该光刻胶的某些部分(即，单元区域和HV区域中的部分)通过掩模步骤被移除。如图17所示，执行蚀刻以向下移除下面层直至衬底或衬底上的氧化物，以限定HV区域中的多晶硅栅72a和单元区域中的字线栅72b。如图18所示，在光刻胶移除后，在该结构上形成光刻胶92，然后选择性地将该光刻胶从单元区域移除。对与字线栅72b相邻的衬底区执行注入(存储器单元LDD(轻掺杂漏极)注入)。在光刻胶92移除后，在该结构上形成光刻胶94并且将其选择性地从HV区域移除。如图19所示，对HV区域中的衬底区执行LDD注入。在光刻胶94移除之后，在衬底的暴露部分上形成SiGe层95，然后在该结构的侧面上形成间隔物。之后使用注入(和退火)以在单元区域中的衬底的暴露区域中形成漏极区96，以及在逻辑区域和HV区域中形成源极区98和漏极区100。在该结构上形成NiSi层102，然后形成厚的绝缘层104(例如，ILD)。如图20所示，随后将CMP用于使结构的上表面平面化。
使用多晶硅蚀刻以从逻辑区域移除伪多晶硅86，该逻辑区域通过CMP被暴露。如图21所示，之后执行金属沉积和CMP以在逻辑区域中的TiN层84和高K材料层82上方形成金属块106。ILD绝缘108形成在该结构上方。这之后是掩模步骤和ILD蚀刻以形成触点孔110，该触点孔向下延伸并暴露不同源极区/漏极区以及单元区域中的控制栅、字线栅和擦除栅，如图22所示。使用金属沉积(例如，W)和CMP以用金属触点112填充触点孔，如图23所示。可以执行额外的绝缘、触点形成和金属触点形成，以垂直地延伸金属触点，如图24所示。
最终结构示于图25和图26中。单元区域示于图25中，并且包括多个存储器单元对。每个存储器单元对包括源极区62和两个间隔开的漏极区96，沟道区114被限定在其间。两个多晶硅浮栅38各自设置在源极区62的部分及其相应沟道区114的部分的上方并且与其绝缘。两个多晶硅字线栅72b各自设置在其相应的沟道区114的另一部分(与漏极区96之一相邻)上方并且与其绝缘。多晶硅擦除栅72c设置在源极区62上方且与其绝缘。两个金属控制栅46各自设置在浮栅38中的一个上方并(通过高K介电层和氧化物复合绝缘层—例如，O/HK/O 44)与其绝缘。逻辑区域也在图25中示出，并且包括逻辑器件，每个逻辑器件包括用其间的沟道区116间隔开的源极区和漏极区98/100，以及在沟道区116上方的高K金属栅(金属栅106和高K层82)。单元区域中的衬底表面相对于逻辑区域中的衬底表面以凹陷量R被凹陷，使得逻辑区域中的较矮的逻辑器件的顶部和单元区域中的较高的存储器单元的顶部基本上彼此齐平。HV区域在图26中示出并且包括HV器件，每个HV器件包括用其间的沟道区118间隔开的源极区和漏极区98/100，以及设置在沟道区118上方并且与该沟道区(通过增厚的氧化物58)绝缘的多晶硅栅72a。栅72a与衬底之间的增厚的氧化物58允许更高电压的操作。HV区域中的衬底表面相对于逻辑区域中的衬底表面以凹陷量R被凹陷，使得逻辑区域中的较矮的逻辑器件的顶部和HV区域中的较高的HV器件的顶部基本上彼此齐平。
上述形成技术具有许多优点，包括将掩模步骤的数量最小化。将单元形成与逻辑区域的HKMG形成过程解耦，从而消除了任何污染风险。可以独立地调整字线栅72b下方的氧化物的厚度以实现柔性(例如，字线栅72b下方的氧化物的厚度可以小于浮栅38下方的氧化物的厚度，该浮栅下方的氧化物的厚度可以小于HV栅72a下方的氧化物的厚度)。各种器件的顶部高度彼此齐平(即，控制栅46、金属栅106和HV栅72a的顶表面共面)，这通过如下方式实现：使衬底表面在单元区域和HV区域中形成凹陷，并且使用金属和高K绝缘体来形成存储器单元控制栅。
应当理解，本发明不限于上述和本文所示的一个或多个实施方案。例如，对本文中本发明的引用不旨在限制任何权利要求书或权利要求术语的范围，而是仅参考可由一项或多项权利要求书覆盖的一个或多个特征。上文所述的材料、工艺和数值的示例仅为示例性的，而不应视为限制权利要求书。另外，根据权利要求和说明书显而易见的是，并非所有方法步骤都需要以所示出或所声称的精确顺序执行，而是需要以允许本发明的存储器单元的适当形成的任意顺序来执行。材料的单个层可形成为此类材料或类似材料的多个层，并且反之亦然。如本文所用，术语“形成”和“形成的”应包括材料沉积、材料生长或用于提供所公开或要求保护的材料的任何其他技术。最后，控制栅下的O/HK/O层可以被氧化物/氮化物/氧化物层(ONO)代替。
应当指出的是，如本文所用，术语“在…上方”和“在…上”均包括性地包括“直接在…上”(之间没有设置中间材料、元件或空间)和“间接在…上”(之间设置有中间材料、元件或空间)。同样，术语“邻近”包括“直接邻近”(两者间未设置中间材料、元件或空间)和“间接邻近”(两者间设置有中间材料、元件或空间)。例如，“在衬底上方”形成元件可包括在两者间无中间材料/元件的情况下直接在衬底上形成该元件，以及在两者间有一种或多种中间材料/元件的情况下间接在衬底上形成该元件。

Claims (13)

1.一种在半导体衬底上制造存储器设备的方法，所述半导体衬底具有上表面以及第一区域、第二区域和第三区域，所述方法包括：
使在所述第一区域和所述第三区域中的所述上表面的部分相对于在所述第二区域中的所述上表面的部分形成凹陷；
通过以下方式形成存储器单元：
在所述衬底的所述第一区域中的所述上表面的凹陷部分下方，在所述衬底中形成第一源极区和第一漏极区，所述衬底的第一沟道区在所述第一源极区与所述第一漏极区之间延伸，
形成多晶硅浮栅，所述多晶硅浮栅设置在所述第一沟道区的第一部分上方并且与所述第一沟道区的第一部分绝缘，
形成多晶硅字线栅，所述多晶硅字线栅设置在所述第一沟道区的第二部分上方并且与所述第一沟道区的第二部分绝缘，
形成多晶硅擦除栅，所述多晶硅擦除栅设置在所述第一源极区上方并且与所述第一源极区绝缘，以及
形成金属控制栅，所述金属控制栅设置在所述浮栅上方并且与所述浮栅绝缘；
通过以下方式形成逻辑器件：
在所述衬底的所述第二区域中形成第二源极区和第二漏极区，所述衬底的第二沟道区在所述第二源极区与所述第二漏极区之间延伸，以及
形成金属栅，所述金属栅设置在所述第二沟道区上方并且与所述第二沟道区绝缘；
通过以下方式形成高电压器件：
在所述衬底的所述第三区域中的所述上表面的所述凹陷部分下方，在所述衬底中形成第三源极区和第三漏极区，所述衬底的第三沟道区在所述第三源极区与所述第三漏极区之间延伸，以及形成多晶硅栅，所述多晶硅栅设置在所述第三沟道区上方并且与所述第三沟道区绝缘；
其中：
所述金属控制栅通过设置在一对氧化物层之间的高K介电材料层与所述浮栅绝缘；
所述金属栅通过氧化层和高K介电材料层与所述第二沟道区绝缘；
所述字线栅通过具有第一厚度的第一绝缘体与所述衬底绝缘；
所述浮栅通过具有第二厚度的第二绝缘体与所述衬底绝缘；
所述多晶硅栅通过具有第三厚度的第三绝缘体与所述衬底绝缘；并且
所述第一厚度小于所述第二厚度，并且所述第二厚度小于所述第三厚度。
2.根据权利要求1所述的方法，其中所述金属控制栅由Ti和TiN形成。
3.根据权利要求1所述的方法，其中所述金属栅由TiN形成。
4.根据权利要求1所述的方法，其中形成所述多晶硅字线栅、所述多晶硅擦除栅和所述多晶硅栅包括：
形成多晶硅层，所述多晶硅层位于所述衬底上方并且与所述衬底绝缘；以及
选择性地移除所述第一区域中所述多晶硅层的部分，留下所述多晶硅字线栅和所述多晶硅擦除栅，并且在所述第三区域中留下所述多晶硅栅。
5.根据权利要求1所述的方法，还包括：
在所述第一漏极区、所述第二漏极区和所述第三漏极区上方以及在所述第二源极区和所述第三源极区上方的所述衬底的所述上表面上形成SiGe。
6.根据权利要求1所述的方法，其中使在所述第一区域和所述第三区域中的所述上表面的所述部分形成凹陷包括：
在所述第一区域、所述第二区域和所述第三区域中的所述上表面上方形成绝缘层；
从所述第一区域和所述第三区域移除所述绝缘层，但不从所述第二区域移除所述绝缘层；
在所述第一区域和所述第三区域中氧化所述上表面，但不在所述第二区域中氧化所述上表面。
7.根据权利要求1所述的方法，其中形成所述第一漏极区、所述第二漏极区和所述第三漏极区以及所述第二源极区和所述第三源极区包括：
执行注入，所述注入同时在所述第一区域中形成所述第一漏极区、在所述第二区域中形成所述第二源极区和所述第二漏极区、并且在所述第三区域中形成所述第三源极区和所述第三漏极区。
8.根据权利要求1所述的方法，其中所述控制栅的顶表面、所述金属栅的顶表面和所述多晶硅栅的顶表面共面。
9.一种存储器设备，包括：
半导体衬底，所述半导体衬底具有上表面以及第一区域、第二区域和第三区域，其中在所述第一区域和所述第三区域中的所述上表面的部分相对于在所述第二区域中的所述上表面的部分形成凹陷；
存储器单元，所述存储器单元包括：
第一源极区和第一漏极区，所述第一源极区和所述第一漏极区在所述衬底的所述第一区域中的所述上表面的凹陷部分下方在所述衬底中形成，所述衬底的第一沟道区在所述第一源极区与所述第一漏极区之间延伸，
多晶硅浮栅，所述多晶硅浮栅设置在所述第一沟道区的第一部分上方并且与所述第一沟道区的第一部分绝缘，
多晶硅字线栅，所述多晶硅字线栅设置在所述第一沟道区的第二部分上方并且与所述第一沟道区的第二部分绝缘，
多晶硅擦除栅，所述多晶硅擦除栅设置在所述第一源极区上方并且与所述第一源极区绝缘，和
金属控制栅，所述金属控制栅设置在所述浮栅上方并且与所述浮栅绝缘；
逻辑器件，所述逻辑器件包括：
第二源极区和第二漏极区，所述第二源极区和所述第二漏极区在所述衬底的所述第二区域中形成，所述衬底的第二沟道区在所述第二源极区与所述第二漏极区之间延伸，和
金属栅，所述金属栅设置在所述第二沟道区上方并且与所述第二沟道区绝缘；
高电压器件，所述高电压器件包括：
第三源极区和第三漏极区，所述第三源极区和所述第三漏极区在所述衬底的所述第三区域中的所述上表面的所述凹陷部分下方在所述衬底中形成，所述衬底的第三沟道区在所述第三源极区与所述第三漏极区之间延伸，和
多晶硅栅，所述多晶硅栅设置在所述第三沟道区上方并且与所述第三沟道区绝缘；
其中：
所述金属控制栅通过设置在一对氧化物层之间的高K介电材料层与所述浮栅绝缘；
所述金属栅通过氧化层和高K介电材料层与所述第二沟道区绝缘；
所述字线栅通过具有第一厚度的第一绝缘体与所述衬底绝缘；
所述浮栅通过具有第二厚度的第二绝缘体与所述衬底绝缘；
所述多晶硅栅通过具有第三厚度的第三绝缘体与所述衬底绝缘；并且
所述第一厚度小于所述第二厚度，并且所述第二厚度小于所述第三厚度。
10.根据权利要求9所述的设备，其中所述金属控制栅由Ti和TiN形成。
11.根据权利要求9所述的设备，其中所述金属栅由TiN形成。
12.根据权利要求9所述的设备，还包括：
SiGe，所述SiGe直接设置在所述第一漏极区、所述第二漏极区和所述第三漏极区上方以及所述第二源极区和所述第三源极区上方的所述衬底的所述上表面上。
13.根据权利要求9所述的设备，其中所述控制栅的顶表面、所述金属栅的顶表面和所述多晶硅栅的顶表面共面。
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