KR102364667B1 - 통합된 하이 k 금속 제어 게이트들을 갖는 비휘발성 분리형 게이트 메모리 셀들 및 제조 방법 - Google Patents

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Abstract

메모리 디바이스는 동일한 반도체 기판 상에 형성된 메모리 셀, 로직 디바이스 및 고전압 디바이스를 포함한다. 메모리 셀 및 고전압 디바이스 아래의 기판의 상부 표면의 부분들은 로직 디바이스 아래의 기판의 상부 표면 부분에 대해 리세싱된다. 메모리 셀은 기판의 채널 영역의 제1 부분 위에 배치된 폴리실리콘 플로팅 게이트, 채널 영역의 제2 부분 위에 배치된 폴리실리콘 워드 라인 게이트, 기판의 소스 영역 위에 배치된 폴리실리콘 소거 게이트, 및 플로팅 게이트 위에 배치되고 하이 K 유전체를 포함하는 복합 절연 층에 의해 플로팅 게이트로부터 절연된 금속 제어 게이트를 포함한다. 로직 디바이스는 기판 위에 배치된 금속 게이트를 포함한다. 고전압 디바이스는 기판 위에 배치된 폴리실리콘 게이트를 포함한다.

Description

통합된 하이 K 금속 제어 게이트들을 갖는 비휘발성 분리형 게이트 메모리 셀들 및 제조 방법
관련 출원
본 출원은 2017년 12월 5일자로 출원된 미국 가출원 제62/594,976호 및 2018년 10월 22일자로 출원된 미국 특허 출원 제16/166,342호의 이익을 주장한다.
기술분야
본 발명은 비휘발성 메모리 디바이스들에 관한 것이다.
분리형 게이트 비휘발성 메모리 디바이스들이 본 기술 분야에 잘 알려져 있다. 예를 들어, 미국 특허 제7,927,994호는 분리형 게이트 비휘발성 메모리 셀을 개시한다. 도 1은 반도체 기판(12) 상에 형성된 그러한 분리형 게이트 메모리 셀의 예를 예시한다. 소스 및 드레인 영역들(16, 14)이 기판(12) 내에 확산 영역들로서 형성되고, 그들 사이에 채널 영역(18)을 한정한다. 메모리 셀은 다음 4개의 전도성 게이트들을 포함한다: 채널 영역(18)의 제1 부분 및 소스 영역(16)의 일부분 위에 배치되고 그들로부터 절연된 플로팅 게이트(22), 플로팅 게이트(22) 위에 배치되고 그로부터 절연된 제어 게이트(26), 소스 영역(16) 위에 배치되고 그로부터 절연된 소거 게이트(24), 및 채널 영역(18)의 제2 부분 위에 배치되고 그로부터 절연된 선택 게이트(20). 전도성 접촉부(10)가 드레인 영역(14)에 전기적으로 접속하도록 형성될 수 있다. 미국 특허 제7,315,056호는 미국 특허 제7,927,994호의 것과 유사하지만 제어 게이트를 갖지 않는 다른 분리형 게이트 비휘발성 메모리 셀을 개시한다. 도 2는 '056 특허의 메모리 셀들을 예시한다(유사한 요소들이 동일한 요소 번호로 지시됨).
메모리 셀들은 디바이스를 형성하도록 어레이로 배열되며, 이때 그러한 메모리 셀들의 컬럼들이 격리 영역들의 컬럼들에 의해 분리된다. 격리 영역들은 절연 재료가 그것에 형성되는 기판의 부분들이다. 로직(코어) 디바이스들 및 고전압 디바이스들이, 종종 동일한 프로세싱 단계들 중 일부를 공유하여 형성되는, 메모리 어레이와 동일한 칩 상에 형성될 수 있다. 로직 디바이스 및 고전압 디바이스들이 그것에 형성되는 기판의 그러한 전용 영역들은 각각 본 명세서에서 로직 및 고전압 영역들로 지칭될 것이다.
종래의 분리형 게이트 메모리 셀들에 관한 한 가지 문제는 기판 상의 메모리 셀들의 높이가 로직 및 고전압 영역들에서의 디바이스들의 높이보다 크다는 점이다. 그렇지만, 원하는 성능을 여전히 보존하면서 메모리 셀들의 높이를 감소시키는 것은 도전적 과제일 수 있다. 본 발명은 로직 및 고전압 디바이스들과 동일한 칩 상에 분리형 게이트 비휘발성 메모리 디바이스를 형성하기 위한 신규한 기술이며, 이때 메모리 셀들은 금속 재료를 갖는 제어 게이트들을 이용하며, 플로팅 게이트에 대한 커플링 유전체로서 제어 게이트 아래에 종래의 ONO(산화물/질화물/산화물) 또는 OHKO(산화물/HK/산화물)가 있다.
전술된 문제 및 요구는 상부 표면 및 제1, 제2 및 제3 영역들을 갖는 반도체 기판 상에 메모리 디바이스를 제조하는 방법으로서, 제2 영역에서의 상부 표면의 일부분에 대해 제1 및 제3 영역들에서의 상부 표면의 부분들을 리세싱(recessing)하는 단계, 메모리 셀을 형성하는 단계, 로직 디바이스를 형성하는 단계, 및 고전압 디바이스를 형성하는 단계를 포함하는, 방법에 의해 해결된다. 메모리 셀을 형성하는 단계는 기판의 제1 영역에서 상부 표면의 리세싱된 부분 아래의 기판에 제1 소스 영역 및 제1 드레인 영역을 형성하는 단계 - 기판의 제1 채널 영역이 제1 소스 영역과 제1 드레인 영역 사이에 연장됨 -, 제1 채널 영역의 제1 부분 위에 배치되고 그로부터 절연된 폴리실리콘 플로팅 게이트를 형성하는 단계, 제1 채널 영역의 제2 부분 위에 배치되고 그로부터 절연된 폴리실리콘 워드 라인 게이트를 형성하는 단계, 제1 소스 영역 위에 배치되고 그로부터 절연된 폴리실리콘 소거 게이트를 형성하는 단계, 및 플로팅 게이트 위에 배치되고 그로부터 절연된 금속 제어 게이트를 형성하는 단계를 포함한다. 로직 디바이스를 형성하는 단계는 기판의 제2 영역에 제2 소스 영역 및 제2 드레인 영역을 형성하는 단계 - 기판의 제2 채널 영역이 제2 소스 영역과 제2 드레인 영역 사이에 연장됨 -, 및 제2 채널 영역 위에 배치되고 그로부터 절연된 금속 게이트를 형성하는 단계를 포함한다. 고전압 디바이스를 형성하는 단계는 기판의 제3 영역에서 상부 표면의 리세싱된 부분 아래의 기판에 제3 소스 영역 및 제3 드레인 영역을 형성하는 단계 - 기판의 제3 채널 영역이 제3 소스 영역과 제3 드레인 영역 사이에 연장됨 -, 및 제3 채널 영역 위에 배치되고 그로부터 절연된 폴리실리콘 게이트를 형성하는 단계를 포함한다.
메모리 디바이스는 상부 표면 및 제1, 제2 및 제3 영역들을 갖는 반도체 기판 - 제1 및 제3 영역들에서의 상부 표면의 부분들은 제2 영역에서의 상부 표면의 일부분에 대해 리세싱됨 -, 메모리 셀, 로직 디바이스, 및 고전압 디바이스를 포함한다. 메모리 셀은 기판의 제1 영역에서 상부 표면의 리세싱된 부분 아래의 기판에 형성된 제1 소스 영역 및 제1 드레인 영역 - 기판의 제1 채널 영역이 제1 소스 영역과 제1 드레인 영역 사이에 연장됨 -, 제1 채널 영역의 제1 부분 위에 배치되고 그로부터 절연된 폴리실리콘 플로팅 게이트, 제1 채널 영역의 제2 부분 위에 배치되고 그로부터 절연된 폴리실리콘 워드 라인 게이트, 제1 소스 영역 위에 배치되고 그로부터 절연된 폴리실리콘 소거 게이트, 및 플로팅 게이트 위에 배치되고 그로부터 절연된 금속 제어 게이트를 포함한다. 로직 디바이스는 기판의 제2 영역에 형성된 제2 소스 영역 및 제2 드레인 영역 - 기판의 제2 채널 영역이 제2 소스 영역과 제2 드레인 영역 사이에 연장됨 -, 및 제2 채널 영역 위에 배치되고 그로부터 절연된 금속 게이트를 포함한다. 고전압 디바이스는 기판의 제3 영역에서 상부 표면의 리세싱된 부분 아래의 기판에 형성된 제3 소스 영역 및 제3 드레인 영역 - 기판의 제3 채널 영역이 제3 소스 영역과 제3 드레인 영역 사이에 연장됨 -, 및 제3 채널 영역 위에 배치되고 그로부터 절연된 폴리실리콘 게이트를 포함한다.
본 발명의 다른 목적들 및 특징들이 명세서, 청구범위 및 첨부 도면의 검토에 의해 명백해질 것이다.
도 1은 종래의 메모리 셀의 측단면도이다.
도 2는 종래의 메모리 셀의 측단면도이다.
도 3 내지 도 26은 기판 상에 비휘발성 메모리 셀들, 로직 디바이스들 및 고전압 디바이스들을 형성함에 있어서의 단계들을 예시하는 측단면도들이다.
본 발명은 금속 재료 또는 폴리실리콘 재료 및 하이 K 유전체를 사용하여 제어 게이트들을 형성하고, 메모리 셀들이 그 상에 형성되는 기판 상부 표면 부분의 높이를 리세싱하는 것뿐만 아니라, 본 명세서에 설명된 다른 기술들에 의해 위에 언급된 문제들을 해결한다. 도 3을 참조하면, 방법은 바람직하게는 P 타입의 것이고 본 기술 분야에 잘 알려져 있는 반도체 기판(30)으로 시작한다. 기판은 다음 3개의 영역을 갖는다: 메모리 셀들이 그것에 형성될 셀 영역, 로직 디바이스들이 그것에 형성될 로직 영역, 및 고전압 디바이스들이 그것에 형성될 HV 영역. 하나 또는 한 쌍의 그러한 디바이스가 각각의 영역에 도시되어 있지만, 복수의 각각의 타입의 디바이스가 각각의 영역에 동시에 형성될 것이다.
도 3에 추가로 도시된 바와 같이, 기판(30) 상에의 이산화 실리콘(산화물)의 층(32)의 형성이 도시되어 있다. 질화 실리콘(질화물)의 층(34)이 산화물 층(32) 상에 형성되며, 이것에는 이어서 셀 및 HV 영역들로부터 질화물 층(34)을 제거하기 위해 마스킹 에칭 프로세스가 가해진다. 마스킹 에칭 프로세스는 질화물 층(34) 상에 포토레지스트 재료를 형성하는 것, 및 포토레지스트 재료의 선택된 부분들을 노출시키는 것을 수반한다. 포토레지스트는 현상되며 여기서 그의 부분들이 제거된다(즉, 셀 및 HV 영역들에서의 그러한 부분들, 그러한 영역들에서 노출된 질화물(34)을 남김). 이어서 질화물 에칭을 이용하여 질화물(34)의 노출된 부분들을 제거하여, 로직 영역에서 질화물(34)을 남긴다. 포토레지스트 제거 후에, 이어서 열 산화 프로세스를 이용하여 셀 및 HV 영역들에서 두꺼운 산화물 층을 형성함으로써 실리콘을 산화시키고 소비하며(즉, 두꺼워진 산화물(32a)을 생성), 이는 도 3에 도시된 바와 같이 질화물(34)에 의해 보호되는 로직 영역에 대해 그러한 영역들에서 실리콘 기판(30)의 상부 표면을 리세싱한다.
이어서 질화물 및 산화물 에칭들을 수행하여 질화물 층(34) 및 산화물 층(32/32a)을 제거한다. 산화물 층(36)이 기판 표면 상에 형성된다(예를 들어, 열 산화에 의해). 폴리실리콘(폴리) 층(38)이 산화물 층(36) 상에 형성된다. 마스킹 단계를 이용하여 포토레지스트(40)를 형성하고, 로직 영역으로부터만 포토레지스트(40)를 제거한다. 폴리 에칭을 수행하여 로직 영역에서 노출된 폴리 층(38)을 제거한다. 결과적인 구조물이 도 4에 도시되어 있다.
포토레지스트(40)가 제거된 후에, 절연 영역들(예를 들어, 바람직하게는 잘 알려진 얕은 트렌치 절연 - STI)이 셀, 로직 및 HV 영역들 사이에 기판(30)에 형성된다. STI는 기판 내의 트렌치들 내에 형성된 산화물이다. STI는 바람직하게는 폴리 층(38) 및 산화물 층(36)을 통해, 그리고 기판 내로 선택적으로 에칭하는 마스킹 및 에칭 프로세스에 의해 형성된다. 이어서, 도 5에 도시된 바와 같이, 트렌치들은 산화물(42)로 채워진다. O/HK/O(산화물, 하이 K 유전체, 산화물, 여기서 하이 K 유전체는 HfO2, ZrO2, TiO2, Ta2O5와 같은 산화물, 또는 다른 적절한 재료들의 것보다 큰 유전 상수 K를 갖는 절연 재료임)와 같은 하이 K 유전체 층(44)이 구조물 상에 형성된다. 이어서 Ti/TiN과 같은 금속 전도성 층(46)이 절연 층(44) 상에 형성된다. 질화물 층(48)이 금속 전도성 층(46) 상에 형성된다. 포토레지스트(50)가 구조물 상에 형성되고 마스킹 단계에서 패턴화되며, 여기서 포토레지스트(50)는 HV 영역 및 셀 영역의 선택된 부분들에서 제거된다. 도 6에 도시된 바와 같이, 하나 이상의 에칭을 이용하여 셀 및 HV 영역들에서 질화물(48), 전도성 층(46) 및 절연 층(44)의 노출된 부분들을 제거한다.
포토레지스트(50)가 제거된 후에, 산화물 스페이서들(52)이 산화물 퇴적 및 에칭에 의해 구조물들의 측벽들 상에 형성된다. 대안적으로, 스페이서들(52)은 산화물-질화물 스페이서들로서 형성될 수 있다. 폴리 에칭을 이용하여 제어 게이트가 될 것을 정의하고, 셀 및 HV 영역들에서 폴리 층(38)의 노출된 부분들을 제거한다. 포토레지스트(54)가 모든 영역들 위에 형성되지만 HV 영역으로부터 제거된다. 도 7에 도시된 바와 같이, HV 영역 기판의 웰 영역을 주입하기 위해 주입 프로세스(implantation process)가 수행된다. 포토레지스트(54)가 제거된 후에, 도 8에 도시된 바와 같이, 메모리 셀 영역에서 산화물 스페이스들(52) 밖에 그리고 폴리 층(38)의 노출된 단부 부분들 상에 산화물 스페이서들(56)이 형성되고(예를 들어, HTO에 의해), HV 영역에 산화물 층(58)이 형성된다. 메모리 셀 영역에 다수의 스택 구조물(S1, S2)이 있다(즉, 각각은 전도성 층(46) 위에, 절연 층(44) 위에, 폴리 층(38) 위에, 산화물(36) 위에, 기판(30) 위에 질화물(48)을 가짐). 한 쌍의 스택들(S1/S2)만이 도시되어 있지만, 메모리 영역에 복수의 쌍들의 스택들(S1/S2)이 형성되어 있다는 것이 이해되어야 한다.
도 9에 도시된 바와 같이, 포토레지스트(60)가 구조물 위에 형성되고, 스택들(S1, S2)(및 스택들(S1/S2)의 부분들) 사이의 영역을 제외하고는 제거된다. 스택들(S1, S2) 사이의 기판에서 주입 및 열 어닐링을 수행하여 소스 영역(62)을 형성한다. 산화물 에칭을 수행하여 스택들(S1, S2) 사이의 노출된 산화물을 제거하며, 이는 폴리 층(38)의 단부들을 노출시킨다. 포토레지스트(60)가 제거된 후에, 도 10에 도시된 바와 같이, 산화물 퇴적을 수행하여(예를 들어, HTO) 셀 영역에서 폴리 층(38)의 노출된 단부들 상에 터널 산화물 층(64)을 형성하고, HV 영역에서 산화물(58)을 두껍게 한다. 산화물 퇴적 및 에칭을 수행하여 스택들(S1/S2)의 외부 측면들 상에 산화물의 스페이서들(68)을 형성한다. 도 11에 도시된 바와 같이, 포토레지스트(66)가 구조물 상에 형성되고 스택들(S1/S2) 밖의 셀 영역의 부분들로부터 제거된다. 포토레지스트 제거 후에, 도 12에 도시된 바와 같이, 스택들(S1/S2)의 외부 측면들에 인접한 기판 상에 얇은 산화물 층(70)이 형성된다.
이어서 폴리실리콘 층(72)이 구조물 상에 퇴적된다. 산화물 층(74)이 폴리 층(72) 상에 형성된다. 포토레지스트(76)가 구조물 상에 형성되고, 셀 및 로직 영역들로부터 제거된다. 도 13에 도시된 바와 같이, 산화물 에칭을 이용하여 셀 및 로직 영역들로부터 산화물 층(74)을 제거한다. 포토레지스트(76)가 제거된 후에, 더미 폴리실리콘이 구조물 위에 퇴적된다. 도 14에 도시된 바와 같이, CMP(chemical mechanical polish)를 이용하여 폴리실리콘의 상부 부분들을 제거하고 구조물을 평탄화하고, 추가의 폴리 에치 백(poly etch back)을 수행하여 셀 영역에서 폴리실리콘 상부 표면을 약간 리세싱한다. 산화물(74)은 HV 영역에서 이러한 폴리 에칭으로부터 폴리 층(72)을 보호한다. 이어서, 도 15에 도시된 바와 같이(포토레지스트 제거 후에), 산화물 층(78)이 구조물 상에 형성되고, 이어서 포토리소그래피 마스킹 단계(포토 및 에칭)를 수행하여 에칭을 위한 로직 영역을 개방하여 로직 영역으로부터 산화물, 질화물, Ti/TiN 및 O/HK/O 층들을 제거한다.
로직 영역에서의 로직 웰 주입 후에, 로직 영역에서 기판 상에 얇은 산화물 층(80)(계면 층 - IL)이 형성된다. 이것에 이어 하이 K 금속 게이트 층 HKMG 형성이 수행되며, 이는 하이 K 재료(즉, HfO2, ZrO2, TiO2, Ta2O5와 같은 산화물, 또는 다른 적절한 재료 등의 것보다 큰 유전 상수 K를 갖는)의 절연 층(82), 및 TiN과 같은 금속 층(84)을 포함한다. 이어서 금속 층(84) 상에 더미 폴리 층(86)이 형성된다. 하드 마스크로서 사용될 하나 이상의 절연 층(88)이 더미 폴리 층(86) 상에 형성된다. 도 16에 도시된 바와 같이, 포토리소그래피 마스킹 단계를 수행하여 로직 영역에서 새로 형성된 층들의 부분들을 제거한다 - 그의 스택들(ST)은 제외 -.
포토레지스트(90)가 구조물 상에 형성되고, 그의 소정 부분들이 마스킹 단계에 의해 제거된다(즉, 셀 및 HV 영역들에서의 부분들). 도 17에 도시된 바와 같이, 에칭을 수행하여 하부 층들을 기판 또는 기판 상의 산화물까지 제거하여, HV 영역에서 폴리 게이트들(72a)을, 그리고 셀 영역에서 워드 라인 게이트들(72b)을 정의한다. 포토레지스트 제거 후에, 도 18에 도시된 바와 같이, 포토레지스트(92)가 구조물 상에 형성되고, 셀 영역으로부터 선택적으로 제거된다. 워드 라인 게이트들(72b)에 인접한 기판 영역들에 대해 주입(메모리 셀 LDD(lightly doped drain) 주입)이 수행된다. 포토레지스트(92) 제거 후에, 포토레지스트(94)가 구조물 상에 형성되고, HV 영역으로부터 선택적으로 제거된다. 도 19에 도시된 바와 같이, HV 영역에서의 기판 영역들에 대해 LDD 주입이 수행된다. 포토레지스트(94) 제거 후에, 기판의 노출된 부분 상에 SiGe의 층(95)이 형성되고, 이어서 구조물들의 측면들 상에 스페이서들이 형성된다. 이어서 주입(및 어닐링)을 이용하여 셀 영역에서 기판의 노출된 영역들에서 드레인 영역들(96)을 형성할 뿐만 아니라, 로직 및 HV 영역들에서 소스 영역들(98) 및 드레인 영역들(100)을 형성한다. NiSi 층(102)이 구조물 상에 형성되고, 이어서 두꺼운 절연 층(104)(예를 들어, ILD)이 형성된다. 이어서, 도 20에 도시된 바와 같이, CMP를 이용하여 구조물의 상부 표면들을 평탄화한다.
폴리 에칭을 이용하여 로직 영역으로부터, CMP에 의해 노출된 채로 남겨졌던 더미 폴리(86)를 제거한다. 이어서, 도 21에 도시된 바와 같이, 금속 퇴적 및 CMP를 수행하여 로직 영역에서 TiN 층(84) 및 하이 K 재료 층(82) 위에 금속 블록(106)을 형성한다. ILD 절연체(108)가 구조물 위에 형성된다. 이것에 이어, 도 22에 도시된 바와 같이, 마스킹 단계 및 ILD 에칭을 수행하여 다양한 소스/드레인 영역들뿐만 아니라, 셀 영역에서의 제어 게이트들, 워드 라인 게이트들 및 소거 게이트들까지 아래로 연장하여 이들을 노출시키는 접촉부 구멍들(110)을 형성한다. 도 23에 도시된 바와 같이, 금속 퇴적(예를 들어, W) 및 CMP를 이용하여 접촉부 구멍들을 금속 접촉부들(112)로 채운다. 도 24에 도시된 바와 같이, 추가의 절연, 접촉부 형성 및 금속 접촉부 형성을 수행하여 금속 접촉부들을 수직으로 연장시킬 수 있다.
최종 구조물이 도 25 및 도 26에 도시되어 있다. 셀 영역이 도 25에 도시되어 있고, 메모리 셀들의 쌍들을 포함한다. 각각의 메모리 셀 쌍은 소스 영역(62), 및 사이에 채널 영역들(114)을 정의하는 2개의 이격된 드레인 영역(96)을 포함한다. 2개의 폴리실리콘 플로팅 게이트(38)가 각각 소스 영역(62)의 일부분 및 그들 각각의 채널 영역(114)의 일부분 위에 배치되고 그들로부터 절연된다. 2개의 폴리실리콘 워드 라인 게이트(72b)가 각각 (드레인 영역들(96) 중 하나에 인접한) 그들 각각의 채널 영역(114)의 다른 부분 위에 배치되고 그로부터 절연된다. 폴리실리콘 소거 게이트(72c)가 소스 영역(62) 위에 배치되고 그로부터 절연된다. 2개의 금속 제어 게이트(46)가 각각 플로팅 게이트들(38) 중 하나 위에 배치되고 그로부터 절연된다(하이 K 유전체 층 및 산화물 복합 절연 층 - 예를 들어, O/HK/O(44)에 의해). 로직 영역이 또한 도 25에 도시되어 있고, 사이에 채널 영역(116)을 갖는 이격된 소스 및 드레인 영역들(98/100), 및 채널 영역(116) 위의 하이 K 금속 게이트(금속 게이트(106) 및 하이 K 층(82))를 각각 포함하는 로직 디바이스들을 포함한다. 셀 영역에서의 기판 표면은 로직 영역에서의 기판 표면에 대해 리세스 양(R)만큼 리세싱되어, 로직 영역에서의 더 짧은 로직 디바이스들의 상부들과 셀 영역에서의 더 높은 메모리 셀들이 서로 실질적으로 같은 높이이다. HV 영역이 도 26에 도시되어 있고, 사이에 채널 영역(118)을 갖는 이격된 소스 및 드레인 영역들(98/100), 및 채널 영역(118) 위에 배치되고 그로부터 절연된(두꺼워진 산화물(58)에 의해) 폴리실리콘 게이트(72a)를 각각 포함하는 HV 디바이스들을 포함한다. 게이트(72a)와 기판 사이의 두꺼워진 산화물(58)은 더 높은 전압 동작을 허용한다. HV 영역에서의 기판 표면은 로직 영역에서의 기판 표면에 대해 리세스 양(R)만큼 리세싱되어, 로직 영역에서의 더 짧은 로직 디바이스들의 상부들과 HV 영역에서의 더 높은 HV 디바이스들이 서로 실질적으로 같은 높이이다.
전술된 형성 기술은 마스킹 단계들의 수가 최소화되는 것을 비롯해 많은 이점들을 갖는다. 셀 형성은 로직 영역에 대한 HKMG 형성 프로세스와 분리되어, 임의의 오염 위험을 제거한다. 워드 라인 게이트들(72b) 아래의 산화물의 두께는 유연성을 위해 독립적으로 조정될 수 있다(예를 들어, 워드 라인 게이트들(72b) 아래의 산화물의 두께는 HV 게이트(72a) 아래의 산화물의 두께보다 작을 수 있는, 플로팅 게이트(38) 아래의 산화물의 두께보다 작을 수 있다). 다양한 디바이스들의 상부 높이가 서로 같은 높이이며(즉, 제어 게이트들(46), 금속 게이트(106) 및 HV 게이트(72a)의 상부 표면들이 동일 평면 상에 있음), 이는 셀 및 HV 영역들에서의 기판 표면을 리세싱하고, 금속 및 하이 K 절연체를 이용하여 메모리 셀 제어 게이트들을 형성함으로써 달성된다.
본 발명은 본 명세서에 예시되고 전술된 실시예(들)로 제한되지 않는다는 것이 이해되어야 한다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범위를 제한하는 것이 아니라, 대신에 단지 하나 이상의 청구항에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것으로 의도된다. 전술된 재료들, 프로세스들, 및 수치 예들은 단지 예시적인 것일 뿐이며, 청구항들을 제한하는 것으로 간주되어서는 안된다. 또한, 청구범위 및 명세서로부터 명백한 바와 같이, 모든 방법 단계들이 예시되거나 청구된 정확한 순서로 수행될 필요는 없으며, 오히려 본 발명의 메모리 셀들의 적절한 형성을 가능하게 하는 임의의 순서로 수행되면 된다. 재료의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 반대도 마찬가지이다. 본 명세서에서 사용된 바와 같은 용어 "형성하는" 및 "형성되는"은 재료 퇴적, 재료 성장, 또는 개시되거나 청구된 바와 같은 재료를 제공함에 있어서의 임의의 다른 기술을 포함할 것이다. 마지막으로, 제어 게이트들 아래의 O/HK/O 층은 산화물/질화물/산화물 층(ONO)으로 대체될 수 있다.
본 명세서에서 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 둘 모두는 "직접적으로 ~ 상에"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)와 "간접적으로~ 상에"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)를 포괄적으로 포함한다는 것에 유의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음) 및 "간접적으로 인접한"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간 재료들/요소들도 사이에 갖지 않고서 직접적으로 기판 상에 요소를 형성하는 것뿐만 아니라, 하나 이상의 중간 재료들/요소들을 사이에 갖고서 간접적으로 기판 상에 요소를 형성하는 것을 포함할 수 있다.

Claims (21)

  1. 상부 표면 및 제1, 제2 및 제3 영역들을 갖는 반도체 기판 상에 메모리 디바이스를 제조하는 방법으로서,
    상기 제2 영역에서의 상기 상부 표면의 일부분에 대해 상기 제1 및 제3 영역들에서의 상기 상부 표면의 부분들을 리세싱(recessing)하는 단계;
    상기 기판의 상기 제1 영역에서 상기 상부 표면의 상기 리세싱된 부분 아래의 상기 기판에 제1 소스 영역 및 제1 드레인 영역을 형성하는 단계 - 상기 기판의 제1 채널 영역이 상기 제1 소스 영역과 상기 제1 드레인 영역 사이에 연장됨 -,
    상기 제1 채널 영역의 제1 부분 위에 배치되고 상기 제1 부분으로부터 절연된 폴리실리콘 플로팅 게이트를 형성하는 단계,
    상기 제1 채널 영역의 제2 부분 위에 배치되고 상기 제2 부분으로부터 절연된 폴리실리콘 워드 라인 게이트를 형성하는 단계,
    상기 제1 소스 영역 위에 배치되고 상기 제1 소스 영역으로부터 절연된 폴리실리콘 소거 게이트를 형성하는 단계, 및
    상기 플로팅 게이트 위에 배치되고 상기 플로팅 게이트로부터 절연된 금속 제어 게이트를 형성하는 단계
    에 의해 메모리 셀을 형성하는 단계;
    상기 기판의 상기 제2 영역에 제2 소스 영역 및 제2 드레인 영역을 형성하는 단계 - 상기 기판의 제2 채널 영역이 상기 제2 소스 영역과 상기 제2 드레인 영역 사이에 연장됨 -, 및
    상기 제2 채널 영역 위에 배치되고 상기 제2 채널 영역으로부터 절연된 금속 게이트를 형성하는 단계
    에 의해 로직 디바이스를 형성하는 단계;
    상기 기판의 상기 제3 영역에서 상기 상부 표면의 상기 리세싱된 부분 아래의 상기 기판에 제3 소스 영역 및 제3 드레인 영역을 형성하는 단계 - 상기 기판의 제3 채널 영역이 상기 제3 소스 영역과 상기 제3 드레인 영역 사이에 연장됨 -, 및
    상기 제3 채널 영역 위에 배치되고 상기 제3 채널 영역으로부터 절연된 폴리실리콘 게이트를 형성하는 단계
    에 의해 고전압 디바이스를 형성하는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 금속 제어 게이트는 Ti 및 TiN으로 형성되는, 방법.
  3. 제2항에 있어서, 상기 금속 제어 게이트는 적어도 하이 K 유전체 재료의 층에 의해 상기 플로팅 게이트로부터 절연되는, 방법.
  4. 제2항에 있어서, 상기 금속 제어 게이트는 한 쌍의 산화물 층들 사이에 배치된 하이 K 유전체 재료의 층에 의해 상기 플로팅 게이트로부터 절연되는, 방법.
  5. 제1항에 있어서, 상기 금속 게이트는 적어도 하이 K 유전체 재료의 층에 의해 상기 제2 채널 영역으로부터 절연되는, 방법.
  6. 제5항에 있어서, 상기 금속 게이트는 TiN으로 형성되는, 방법.
  7. 제1항에 있어서, 상기 폴리실리콘 워드 라인 게이트, 상기 폴리실리콘 소거 게이트 및 상기 폴리실리콘 게이트를 형성하는 단계는,
    상기 기판 위의 그리고 상기 기판으로부터 절연된 폴리실리콘의 층을 형성하는 단계, 및
    상기 제1 영역에서 상기 폴리실리콘 층의 부분들을 선택적으로 제거하여 상기 폴리실리콘 워드 라인 게이트 및 상기 폴리실리콘 소거 게이트를 뒤에 남기고, 상기 제3 영역에서 상기 폴리실리콘 층의 부분들을 선택적으로 제거하여 상기 폴리실리콘 게이트를 뒤에 남기는 단계를 포함하는, 방법.
  8. 제1항에 있어서,
    상기 제1, 제2 및 제3 드레인 영역들 위에 그리고 상기 제2 및 제3 소스 영역들 위에 상기 기판의 상기 상부 표면 상에 SiGe를 형성하는 단계를 추가로 포함하는, 방법.
  9. 제1항에 있어서, 상기 제1 및 제3 영역들에서의 상기 상부 표면의 상기 부분들을 리세싱하는 단계는,
    상기 제1, 제2 및 제3 영역들에서 상기 상부 표면 위에 절연 층을 형성하는 단계,
    상기 제2 영역으로부터는 아니고 상기 제1 및 제3 영역들로부터 상기 절연 층을 제거하는 단계,
    상기 제2 영역에서는 아니고 상기 제1 및 제3 영역들에서 상기 상부 표면을 산화시키는 단계를 포함하는, 방법.
  10. 제1항에 있어서,
    상기 워드 라인 게이트는 제1 두께를 갖는 제1 절연체에 의해 상기 기판으로부터 절연되고,
    상기 플로팅 게이트는 제2 두께를 갖는 제2 절연체에 의해 상기 기판으로부터 절연되고,
    상기 폴리실리콘 게이트는 제3 두께를 갖는 제3 절연체에 의해 상기 기판으로부터 절연되고,
    상기 제1 두께는 상기 제2 두께보다 작고, 상기 제2 두께는 상기 제3 두께보다 작은, 방법.
  11. 제1항에 있어서, 상기 제1, 제2 및 제3 드레인 영역들, 및 상기 제2 및 제3 소스 영역들을 형성하는 단계는,
    상기 제1 영역에 상기 제1 드레인 영역을, 상기 제2 영역에 상기 제2 소스 및 상기 제2 드레인 영역들을, 그리고 상기 제3 영역에 상기 제3 소스 및 상기 제3 드레인 영역들을 동시에 형성하는 주입(implantation)을 수행하는 단계를 포함하는, 방법.
  12. 제1항에 있어서, 상기 제어 게이트의 상부 표면, 상기 금속 게이트의 상부 표면 및 상기 폴리실리콘 게이트의 상부 표면은 동일 평면 상에 있는, 방법.
  13. 메모리 디바이스로서,
    상부 표면 및 제1, 제2 및 제3 영역들을 갖는 반도체 기판 - 상기 제1 및 제3 영역들에서의 상기 상부 표면의 부분들은 상기 제2 영역에서의 상기 상부 표면의 일부분에 대해 리세싱됨 -;
    메모리 셀 - 상기 메모리 셀은,
    상기 기판의 상기 제1 영역에서 상기 상부 표면의 상기 리세싱된 부분 아래의 상기 기판에 형성된 제1 소스 영역 및 제1 드레인 영역 - 상기 기판의 제1 채널 영역이 상기 제1 소스 영역과 상기 제1 드레인 영역 사이에 연장됨 -,
    상기 제1 채널 영역의 제1 부분 위에 배치되고 상기 제1 부분으로부터 절연된 폴리실리콘 플로팅 게이트,
    상기 제1 채널 영역의 제2 부분 위에 배치되고 상기 제2 부분으로부터 절연된 폴리실리콘 워드 라인 게이트,
    상기 제1 소스 영역 위에 배치되고 상기 제1 소스 영역으로부터 절연된 폴리실리콘 소거 게이트, 및
    상기 플로팅 게이트 위에 배치되고 상기 플로팅 게이트로부터 절연된 금속 제어 게이트를 포함함 -;
    로직 디바이스 - 상기 로직 디바이스는,
    상기 기판의 상기 제2 영역에 형성된 제2 소스 영역 및 제2 드레인 영역 - 상기 기판의 제2 채널 영역이 상기 제2 소스 영역과 상기 제2 드레인 영역 사이에 연장됨 -, 및
    상기 제2 채널 영역 위에 배치되고 상기 제2 채널 영역으로부터 절연된 금속 게이트를 포함함 -;
    고전압 디바이스 - 상기 고전압 디바이스는,
    상기 기판의 상기 제3 영역에서 상기 상부 표면의 상기 리세싱된 부분 아래의 상기 기판에 형성된 제3 소스 영역 및 제3 드레인 영역 - 상기 기판의 제3 채널 영역이 상기 제3 소스 영역과 상기 제3 드레인 영역 사이에 연장됨 -, 및
    상기 제3 채널 영역 위에 배치되고 상기 제3 채널 영역으로부터 절연된 폴리실리콘 게이트를 포함함 - 를 포함하는, 디바이스.
  14. 제13항에 있어서, 상기 금속 제어 게이트는 Ti 및 TiN으로 형성되는, 디바이스.
  15. 제14항에 있어서, 상기 금속 제어 게이트는 적어도 하이 K 유전체 재료의 층에 의해 상기 플로팅 게이트로부터 절연되는, 디바이스.
  16. 제14항에 있어서, 상기 금속 제어 게이트는 한 쌍의 산화물 층들 사이에 배치된 하이 K 유전체 재료의 층에 의해 상기 플로팅 게이트로부터 절연되는, 디바이스.
  17. 제13항에 있어서, 상기 금속 게이트는 적어도 하이 K 유전체 재료의 층에 의해 상기 제2 채널 영역으로부터 절연되는, 디바이스.
  18. 제17항에 있어서, 상기 금속 게이트는 TiN으로 형성되는, 디바이스.
  19. 제13항에 있어서,
    상기 제1, 제2 및 제3 드레인 영역들 위에 그리고 상기 제2 및 제3 소스 영역들 위에 상기 기판의 상기 상부 표면 상에 직접 배치된 SiGe를 추가로 포함하는, 디바이스.
  20. 제13항에 있어서,
    상기 워드 라인 게이트는 제1 두께를 갖는 제1 절연체에 의해 상기 기판으로부터 절연되고,
    상기 플로팅 게이트는 제2 두께를 갖는 제2 절연체에 의해 상기 기판으로부터 절연되고,
    상기 폴리실리콘 게이트는 제3 두께를 갖는 제3 절연체에 의해 상기 기판으로부터 절연되고,
    상기 제1 두께는 상기 제2 두께보다 작고, 상기 제2 두께는 상기 제3 두께보다 작은, 디바이스.
  21. 제13항에 있어서, 상기 제어 게이트의 상부 표면, 상기 금속 게이트의 상부 표면 및 상기 폴리실리콘 게이트의 상부 표면은 동일 평면 상에 있는, 디바이스.
KR1020207015295A 2017-12-05 2018-11-09 통합된 하이 k 금속 제어 게이트들을 갖는 비휘발성 분리형 게이트 메모리 셀들 및 제조 방법 KR102364667B1 (ko)

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