KR20090097425A - 반도체 소자의 게이트 절연막 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 게이트 절연막 형성 방법에 관한 것으로, 제1 영역 및 상기 제1 영역보다 두꺼운 게이트 절연막이 형성되는 제2 영역을 포함하는 반도체 기판이 제공되는 단계와, 상기 반도체 기판의 상기 제1 영역 상에 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 이용하여 상기 반도체 기판의 상기 제2 영역 상부를 식각하는 단계와, 상기 반도체 기판의 상기 제2 영역 상에 게이트 절연막을 1차로 형성하는 단계와, 상기 하드 마스크 패턴을 제거하는 단계 및 상기 반도체 기판의 상기 제1 영역 및 상기 제2 영역 상에 게이트 절연막을 2차로 형성하는 단계를 포함하기 때문에, 반도체 기판상에 서로 다른 두께의 게이트 절연막을 형성하더라도 게이트 절연막의 표면을 평탄하게 형성할 수 있다.
게이트 절연막, 고전압 영역, 저전압 영역, 플래시 메모리, DRAM

Description

반도체 소자의 게이트 절연막 형성 방법{Method of forming a gate oxide of a semiconductor device}
본 발명은 반도체 소자의 게이트 절연막 형성 방법에 관한 것으로, 특히 반도체 기판상에 두께가 서로 다른 게이트 절연막을 형성하는 방법에 관한 것이다.
반도체 소자는 각각의 영역에 형성되는 소자에 따라 동작전압이 상이하며 이러한 이유로 반도체 기판 상에는 각 영역별로 적절한 두께의 게이트 절연막을 형성하여야 한다. 즉, 높은 전압이 인가되는 소자가 형성되는 영역에는 신뢰성 향상을 위해 두꺼운 게이트 절연막이 형성되어야 하며 동작속도가 중요시되는 소자가 형성되는 영역에는 얇은 게이트 절연막이 형성되어야 한다.
예를 들어, DRAM소자의 경우 캐패시터(capacitor)와 연결되는 셀 영역에는 리프레시(refresh) 특성이 우수한 두꺼운 게이트 절연막이 형성되고 소자의 빠른 동작 속도가 요구되는 주변 영역에는 얇은 게이트 절연막이 형성된다.
또한, 플래시(flash) 메모리 소자의 경우 고전압을 제어하는 부분과 저전압을 제어하는 부분이 각각 필요한데 저전압을 제어하는 부분은 동작 전압이 낮아야 하고, 이를 위해서는 게이트 절연막의 두께도 매우 얇아야 한다. 하지만, 고전압을 제어하는 부분에서는 매우 얇은 게이트 절연막은 사용할 수가 없다. 따라서, 필요한 부분에 따라 선택적으로 게이트 절연막의 두께를 다르게 형성하는 공정은 필연적이다.
상대적으로 두꺼운 게이트 절연막이 형성되는 영역의 반도체 기판 상부를 일부 식각하고 이곳에 선택적으로 게이트 절연막을 형성한 뒤 반도체 기판 전체 상부에 게이트 절연막을 더욱 형성함으로써 서로 다른 두께의 게이트 절연막을 형성하더라도 게이트 절연막의 표면을 평탄하게 형성할 수 있다.
본 발명에 따른 반도체 소자의 게이트 절연막 형성 방법은, 제1 영역 및 상기 제1 영역보다 두꺼운 게이트 절연막이 형성되는 제2 영역을 포함하는 반도체 기판이 제공되는 단계와, 상기 반도체 기판의 상기 제1 영역 상에 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 이용하여 상기 반도체 기판의 상기 제2 영역 상부를 식각하는 단계와, 상기 반도체 기판의 상기 제2 영역 상에 게이트 절연막을 1차로 형성하는 단계와, 상기 하드 마스크 패턴을 제거하는 단계 및 상기 반도체 기판의 상기 제1 영역 및 상기 제2 영역 상에 게이트 절연막을 2차로 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 반도체 기판의 상기 제2 영역 상에 1차로 형성되는 상기 게이트 절연막은 상기 제2 영역 상부가 식각된 두께로 형성할 수 있다. 상기 반도체 기판의 상기 제1 영역 및 상기 제2 영역 상에 2차로 형성되는 상기 게이트 절연막의 표면은 평탄하게 형성될 수 있다. 상기 제1 영역에는 상기 제2 영역에 형성되는 반도체 소자보다 낮은 전압이 인가되는 반도체 소자가 형성될 수 있다. 상기 제2 영역 상부가 식각된 두께는 상기 제1 영역에 형성되는 게이트 절연막의 두께와 상기 제2 영역에 형성되는 게이트 절연막의 두께의 차이만큼 형성할 수 있다. 상기 제1 영역은 DRAM소자의 주변 회로 영역이며, 상기 제2 영역은 DRAM 소자의 캐패시터와 연결된 셀 영역일 수 있다. 상기 제1 영역은 플래시 메모리 소자의 주변 회로 영역 중 저전압 NMOS 트랜지스터(LVN)가 형성되는 영역 또는 메모리 셀이 형성되는 셀 영역이고, 상기 제2 영역은 주변 회로 영역 중 고전압 NMOS 트랜지스터(HVN)가 형성되는 영역일 수 있다.
본 발명의 반도체 소자의 게이트 절연막 형성 방법에 따르면, 반도체 기판 상에 서로 다른 두께의 게이트 절연막을 형성하더라도 게이트 절연막의 표면을 평탄하게 형성할 수 있다. 이에 따라 게이트 절연막 상에 게이트를 형성하기 위한 적층막을 형성하고 패터닝하는 공정에서 오차가 발생하지 않아 더욱 신뢰성 있는 반도체 소자의 제조가 가능하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 게이트 절연막 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 1a를 참조하면, 제1 영역(도면부호 A) 및 제2 영역(도면부호 B)을 포함하는 반도체 기판(102)이 제공된다. 제1 영역(도면부호 A)에는 제2 영역(도면부호 B)에 형성되는 반도체 소자에 비해 상대적으로 저전압이 인가되거나 빠른 동작 속도가 요구되는 반도체 소자가 형성된다. 또한, 제2 영역(도면부호 B)에는 제1 영역(도면부호 A)에 형성되는 반도체 소자보다 고전압이 인가되는 반도체 소자가 형성된다. 따라서, 제1 영역(도면부호 A)에는 제2 영역(도면부호 A)보다 상대적으로 얇은 게이트 절연막이 형성된다.
예를 들어, DRAM소자의 경우 제1 영역(도면부호 A)은 빠른 속도로 구동하는 반도체 소자가 형성되는 주변 회로 영역이 될 수 있으며, 제2 영역(도면부호 B)은 캐패시터와 연결된 셀 영역과 같이 리프레시(refresh) 특성이 좋은 두꺼운 게이트 절연막이 형성되는 영역일 수 있다. 또한, 플래시 메모리 소자의 경우 제1 영역(도 면부호 A)은 메모리 셀이 형성되는 셀 영역 또는 주변 회로 영역 중 저전압 NMOS 트랜지스터(LVN)가 형성되는 영역일 수 있고, 제2 영역(도면부호 B)은 주변 회로 영역 중 고전압 NMOS 트랜지스터(HVN)가 형성되는 영역일 수 있다.
이어서, 반도체 기판(102) 상에는 하드 마스크막(104)이 형성된다. 하드 마스크막(104)은 질화막으로 형성할 수 있다.
도 1b를 참조하면, 하드 마스크막(104) 상에 포토 레지스트 패턴(106)을 형성한다. 포토 레지스트 패턴(106)은 반도체 기판(102)의 제2 영역(도면부호 B) 상부가 노출되도록 형성하는 것이 바람직하다.
도 1c를 참조하면, 포토 레지스트 패턴(106)을 이용한 식각 공정으로 하드 마스크막(104)을 식각하여 반도체 기판(102)의 제2 영역(도면부호 B) 상부가 노출되는 하드 마스크 패턴(104a)을 형성하고 노출된 반도체 기판(102)의 제2 영역(도면부호 B)의 일부를 식각한다. 이로써, 반도체 기판(102)의 제1 영역(도면부호 A)과 제2 영역(도면부호 B)의 경계 부분에는 소정의 단차(도면부호 c)가 형성한다. 단차(도면부호 c)는 제1 영역(도면부호 A)에 형성되는 게이트 절연막의 두께와 제2 영역(도면부호 B)에 형성되는 게이트 절연막의 두께의 차이만큼 형성하는 것이 바람직하다. 이후에, 포토 레지스트 패턴(106)은 제거된다.
도 1d를 참조하면, 반도체 기판(102)의 노출된 제2 영역(도면부호 B)의 표면에 게이트 절연막(108)을 형성한다. 게이트 절연막(108)은 산화막으로 형성할 수 있다. 이때, 제2 영역(도면부호 B)의 표면에 형성되는 게이트 절연막(108)의 두께는 반도체 기판(102)의 제1 영역(도면부호 A)과 제2 영역(도면부호 B)의 경계 부분 에 형성된 단차(도면부호 c)만큼 형성하는 것이 바람직하다. 한편, 반도체 기판(102)의 제1 영역(도면부호 A)의 표면에는 하드 마스크 패턴(104a)이 형성되어 있기 때문에 반도체 기판(102)의 제1 영역(도면부호 A) 상에는 게이트 절연막(108)이 형성되지 않는다.
도 1e를 참조하면, 반도체 기판(102)의 제1 영역(도면부호 A)에 형성된 하드 마스크 패턴(104a)을 제거한다. 그리고, 반도체 기판(102)의 제1 영역(도면부호 A) 및 제2 영역(도면부호 B) 상에 게이트 절연막(108)을 더욱 형성한다. 게이트 절연막(108)은 산화막으로 형성하는 것이 바람직하다. 이때 전술한 공정에서 반도체 기판(102)의 제2 영역(도면부호 B) 상에는 단차(도면부호 c)만큼 게이트 절연막(108)이 형성되었기 때문에, 반도체 기판(102)의 제1 영역(도면부호 A) 및 제2 영역(도면부호 B) 상에 형성되는 게이트 절연막(108)은 두께는 다르지만 동일한 높이로 형성뒬 수 있다. 따라서, 게이트 절연막(108)은 반도체 기판(102)의 표면에 단차가 발생하더라도 게이트 절연막(108)의 표면에 단차가 발생하지 않고 평탄하게 형성될 수 있다.
한편, 본 발명과 달리 반도체 기판(102)의 제1 영역(도면부호 A)과 제2 영역(도면부호 B) 상에 서로 다른 두께의 게이트 절연막을 형성하는 공정은, 본 발명과 달리 반도체 기판(102)의 표면에 단차를 형성하지 않고 평탄한 반도체 기판(102) 상에 형성할 수도 있다. 예를 들면, 반도체 기판(102)의 제2 영역(도면부호 B)에 형성될 게이트 절연막의 두께만큼 반도체 기판(102)의 전체 상부에 게이트 절연막을 형성하고, 반도체 기판(102)의 제1 영역(도면부호 A)에 형성된 게이트 절 연막을 제거한 뒤, 제1 영역(도면부호 A)에 적합한 두께의 게이트 절연막을 다시 형성할 수 있다. 또는, 반도체 기판(102)의 제2 영역(도면부호 B)만을 노출시키는 하드 마스크 패턴을 반도체 기판(102) 상에 형성하고 반도체 기판(102)의 제2 영역(도면부호 B)에 적합한 두께의 게이트 절연막을 형성한 뒤, 하드 마스크 패턴을 제거하고 반도체 기판(102)의 제1 영역(도면부호 A)에 적합한 두께의 게이트 절연막을 형성할 수 있다.
하지만, 이러한 방법들로 형성된 게이트 절연막은 평탄한 반도체 기판(102) 표면에 서로 다른 두께의 게이트 절연막을 형성하기 때문에, 반도체 기판(102)의 제1 영역(도면부호 A)과 제2 영역(도면부호 B)의 경계 부분에서 게이트 절연막의 표면에 단차가 발생된다. 이러한 단차는 게이트 절연막 상에 게이트를 형성하기 위한 적층막을 형성하거나 식각할 때 제1 영역(도면부호 A)과 제2 영역(도면부호 B)에 형성된 적층막 또는 적층막 패턴 사이에 높이차를 발생시킨다. 이로 인하여, 적층막을 형성하는 공정이나 패터닝하는 공정시 오차를 발생시키거나 패턴이 기울어지는 문제점이 발생할 수 있다.
하지만, 본 발명에 따른 반도체 소자의 게이트 형성 방법은 게이트 절연막(108)의 두께 차이만큼 미리 반도체 기판(102)의 표면에 단차를 형성한 뒤 각 영역에 적합한 두께의 게이트 절연막(108)을 형성한다. 따라서, 제1 영역(도면부호 A)과 제2 영역(도면부호 B)에 서로 다른 두께의 게이트 절연막(108)을 형성하더라도 게이트 절연막(108)의 상부는 높이가 동일하게 형성되어, 후속하는 게이트 형성 공정에서 게이트 절연막(108) 표면에 형성되는 단차로 인한 문제점이 발생하지 않 는다. 이에 따라 더욱 신뢰성 있는 반도체 소자의 제조가 가능하다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 게이트 절연막 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 하드 마스크막
104a : 하드 마스크 패턴 106 : 포토 레지스트 패턴
108 : 게이트 절연막

Claims (7)

  1. 제1 영역 및 상기 제1 영역보다 두꺼운 게이트 절연막이 형성되는 제2 영역을 포함하는 반도체 기판이 제공되는 단계;
    상기 반도체 기판의 상기 제1 영역 상에 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 이용하여 상기 반도체 기판의 상기 제2 영역 상부를 식각하는 단계;
    상기 반도체 기판의 상기 제2 영역 상에 게이트 절연막을 1차로 형성하는 단계;
    상기 하드 마스크 패턴을 제거하는 단계; 및
    상기 반도체 기판의 상기 제1 영역 및 상기 제2 영역 상에 게이트 절연막을 2차로 형성하는 단계를 포함하는 반도체 소자의 게이트 절연막 형성 방법.
  2. 제1항에 있어서,
    상기 반도체 기판의 상기 제2 영역 상에 1차로 형성되는 상기 게이트 절연막은 상기 제2 영역 상부가 식각된 두께로 형성하는 반도체 소자의 게이트 절연막 형성 방법.
  3. 제1항에 있어서,
    상기 반도체 기판의 상기 제1 영역 및 상기 제2 영역 상에 2차로 형성되는 상기 게이트 절연막의 표면은 평탄하게 형성되는 반도체 소자의 게이트 절연막 형성 방법.
  4. 제1항에 있어서,
    상기 제1 영역에는 상기 제2 영역에 형성되는 반도체 소자보다 낮은 전압이 인가되는 반도체 소자가 형성되는 반도체 소자의 게이트 절연막 형성 방법.
  5. 제1항에 있어서,
    상기 제2 영역 상부가 식각된 두께는 상기 제1 영역에 형성되는 게이트 절연막의 두께와 상기 제2 영역에 형성되는 게이트 절연막의 두께의 차이만큼 형성하는 반도체 소자의 게이트 절연막 형성 방법.
  6. 제1항에 있어서,
    상기 제1 영역은 DRAM소자의 주변 회로 영역이며 상기 제2 영역은 DRAM 소자의 캐패시터와 연결된 셀 영역인 반도체 소자의 게이트 절연막 형성 방법.
  7. 제1항에 있어서,
    상기 제1 영역은 플래시 메모리 소자의 주변 회로 영역 중 저전압 NMOS 트랜지스터(LVN)가 형성되는 영역 또는 메모리 셀이 형성되는 셀 영역이고, 상기 제2 영역은 주변 회로 영역 중 고전압 NMOS 트랜지스터(HVN)가 형성되는 영역인 반도체 소자의 게이트 절연막 형성 방법.
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