KR100333652B1 - 반도체소자의콘택홀형성방법 - Google Patents

Abstract

본 발명은 공정 단순화와 함께 소자간의 단락을 방지할 수 있는 반도체 소자의 콘택홀 형성 방법을 제공하는데 그 목적이 있으며, 이를 위해 전도막 패턴 형성을 위한 1차 노광 후 콘택 마스크를 사용한 2차 노광시 과다노광을 실시하여 콘택 마스크로 정의된 콘택홀 영역보다 전도막의 식각부위가 더 넓게 형성되도록 함으로써 후속으로 이어지는 콘택 마스크를 식각 마스크로 한 층간절연막 선택식각을 통한 콘택홀형성 시 콘택홀 부위의 전도막 패턴이 과다노광에 의한 두께만큼 절연되도록 하는데 그 특징이 있다. 또한, 콘택홀 형성을 위한 층간절연막 선택식각 시 하부로 갈수록 콘택홀이 좁아지도록 하는 경사식각을 함으로써, 전도막 패턴의 전기적 절연이 더욱 극대화되도록 한다.

Description

반도체 소자의 콘택홀 형성 방법{A method for forming contact hole of semiconductor device}

본 발명은 반도체 기술에 관한 것으로, 특히 소자간의 단락을 방지할 수 있는 반도체 소자의 콘택홀 형성 방법에 관한 것이다.

일반적으로, 반도체소자가 고집적화되어 패턴이 미세화됨에 따라 각 층간의 오버랩 마진이 작아지고 있다. 이에 따라, 좁은 간격을 갖는 전도막간의 공간을 통과하여 기판 또는 다른 전도막에 콘택을 이루고자 할 때 그 공간을 확보하기 매우 어려웠으며, 약간의 오정렬이 발생하게 되면 접속되지 않아야 될 전도막에 접속되어 소자 제조의 실패를 가져오는 문제점이 발생하게 된다.

따라서, 서로 다른 층의 도전막을 서로 연결하여 주기 위한 콘택의 경우, 하부 도전막과 콘택 사이의 충분한 오버랩 마진을 확보하기 위해 자기정렬콘택(self align contact, 이하 SAC이라 약칭함)기술을 적용하고 있다.

그러나, 이와 같은 SAC 공정은 스페이서(spacer)를 이용(SOSCON, PS SAC 등)하거나 산화막 또는 질화막의 식각선택비(Nitride Barrier SAC)를 이용하고 있어 공정이 복잡하거나 면적을 넓게 차지하는 등의 문제점이 있다.

본 발명은 공정 단순화 및 면적 최소화와 함께 소자간의 단락을 방지할 수 있는 반도체 소자의 콘택홀 형성 방법을 제공하는데 그 목적이 있다.

제 1A 도 내지 제 1G 도는 본 발명의 일실시예에 따른 콘택홀 형성 공정을 도시한 공정도.

* 도면의 주요부분에 대한 부호의 설명

11 : 실리콘 기판 12a : 제1전도막 패턴

13 : 층간절연막

상기 목적을 달성하기 위한 본 발명은, 소정의 하부공정이 완료된 반도체 기판 상부에 전도막 및 감광막을 차례로 적층 형성하는 제1 단계: 전도막 패턴 영역이 정의된 전도막 마스크를 사용하여 제1노광공정을 실시하는 제2 단계; 콘택홀 형성 영역이 정의된 콘택 마스크를 사용하여 제2노광공정을 실시하되, 상기 콘택홀 형성 영역보다 더 넓게 노광되도록 과다노광을 실시하는 제3 단계; 상기 제3 단계를 마친 상기 감광막을 현상하여 제1감광막 패턴을 형성하는 제4 단계; 상기 제1감광막 패턴을 식각 마스크로 한 상기 전도막 선택식각을 실시하여 전도막 패턴을 형성하는 제5 단계; 상기 제5 단계를 마친 전체 구조 상부에 층간절연막 및 상기 콘택 마스크를 사용하여 형성한 제2감광막 패턴을 차례로 적층 형성하는 제6 단계; 및 상기 제2감광막 패턴을 식각 마스크로 한 상기 층간절연막 선택식각을 실시하여콘택홀을 형성하는 제7 단계를 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

제 1A 도 내지 제 1G 도는 본 발명의 일실시예에 따른 콘택홀 형성 공정을 도시한 공정도이다.

본 발명은 먼저, 제 1A 도에 도시된 바와 같이 소정의 하부공정이 완료된 반도체 기판(11) 상부에 제1전도막(12) 및 감광막(13)을 차례로 적층 형성한 후 제1전도막 마스크(레티클)(100)를 사용하여 감광막(13)을 1차 노광한다.

다음으로, 제 1B 도에 도시된 바와 같이 콘택 마스크(레티클)(200)를 사용하여 2차 노광을 실시하는데, 이때 과다 노광(Over Expose)을 실시하여 노광 부위가 이후 형성될 콘택홀 부위보다 약간 크게 형성되도록 노광을 실시한다.

이어서, 제 1C 도에 도시된 바와 같이 감광막(13)의 1차 및 2차 노광된 부위를 현상하여 감광막 패턴(13a)을 형성한 후 감광막 패턴(13a)을 식각장벽으로 제1전도막(12) 선택식각을 실시한다. 이때 제1전도막(12)의 콘택홀이 형성된 영역은 콘택 마스크로 정의된 부위보다 더 넓게 형성되게 된다. 즉, 이후 형성될 콘택홀 영역보다 과다노광 정도만큼 더 넓은 공간을 미리 확보되도록 하는 것이다.

계속하여, 제 1D 도에 도시된 바와 같이 감광막 패턴(13a)을 제거하여 제1전도막 패턴(12a)을 형성한다.

다음으로 제 1E 도에 도시된 바와 같이 전체 구조 상부에 층간절연막(14)을형성한 후 층간절연막(14) 상부에 상기 2차 노광 시의 콘택 마스크(200)를 사용하여 감광막 패턴(15)을 형성한다.

다음으로, 제 1F 도에 도시된 바와 같이 감광막 패턴(15)을 식각장벽으로 층간절연막(14)을 선택식각하여 콘택홀을 형성하되, 하부로 갈수록 콘택홀이 좁아지도록 경사식각하여 하부전도막 패턴(12a)이 노출되지 않도록 한 후 감광막 패턴(15)을 제거한다.

이어서, 제 1G 도에 도시된 바와 같이 제2전도막(16)을 형성한다.

상기와 같이 이루어지는 본 발명은, 전도막 패턴 형성을 위한 1차 노광 후 콘택 마스크를 사용한 2차 노광 시 과다노광을 실시하여 콘택 마스크로 정의된 콘택홀 영역보다 전도막의 식각부위가 더 넓게 형성되도록 함으로써, 후속으로 이어지는 콘택마스크를 식각 마스크로 한 층간절연막 선택식각을 통한 콘택홀 형성 시 콘택홀 부위의 전도막 패턴이 과다노광에 의한 두께만큼 절연되어 단락을 방지할 수 있다. 또한 콘택홀 형성을 위한 층간절연막 선택식각 시 하부로 갈수록 콘택홀이 좁아지도록 하는 경사식각을 함으로써, 전도막 패턴의 전기적 절연은 더욱 극대화되게 된다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명은 공정의 단순화를 도모함과 동시에 콘택홀 형성 시 전도막의 단락을 방지할 수 있는 효과가 있으며, 이에 따라 소자의 신뢰성 향상, 수율 증대 및 제조 비용 절감의 효과가 있다.

Claims (2)

1. 소정이 하부공정이 완료된 반도체 기판 상부에 전도막 및 감광막을 차례로 적층 형성하는 제1 단계;

   전도막 패턴 영역이 정의된 전도막 마스크를 사용하여 제1노광공정을 실시하는 제2 단계;

   콘택홀 형성 영역이 정의된 콘택 마스크를 사용하여 제2노광공정을 실시하되, 상기 콘택홀 형성 영역보다 더 넓게 노광되도록 과다노광을 실시하는 제3 단계;

   상기 제3 단계를 마친 상기 감광막을 현상하여 제1감광막 패턴을 형성하는 제4 단계;

   상기 제1감광막 패턴을 식각 마스크로 한 상기 전도막 선택식각을 실시하여 전도막 패턴을 형성하는 제5 단계;

   상기 제5 단계를 마친 전체 구조 상부에 층간절연막 및 상기 콘택 마스크를 사용하여 형성한 제2감광막 패턴을 차례로 적층 형성하는 제6 단계; 및

   상기 제2감광막 패턴을 식각 마스크로 한 상기 층간절연막 선택식각을 실시하여 콘택홀을 형성하는 제7 단계를 포함하여 이루어지는 반도체 소자의 콘택홀 형성 방법.
2. 제 1 항에 있어서,

   상기 제7 단계는,

   상기 콘택홀이 하부로 갈수록 좁아지도록 상기 층간절연막을 경사식각하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.