KR19980080479A - 자기정합적인 콘텍트홀 형성 방법 - Google Patents

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가네꼬히사시
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Abstract

반도체 디바이스를 제조하는 방법에서, 두 개의 적층된 패턴이 기판위에 형성된다. 두 개의 적층된 패턴 각각은 전기 도전성 필름과 도전성 필름상에 형성된 에칭 스토퍼 필름을 포함한다. 제 1 절연막은 두 개의 적층된 패턴을 덮도록 형성된다. 그후, 에칭 마스크가 두 개의 적층된 패턴중 하나 이상이 있는 영역위의 제 1 절연막상에 형성된다. 이어서, 제 1 절연막이 개구를 형성하기 위해 에칭 마스크를 사용하여 에칭된다. 제 2 절연막이 개구의 측벽상에 형성되도록 개구의 내부와 제 1 절연막상에 제 2 절연막이 증착된 후에, 콘텍트홀을 형성하도록 제 1 절연막과 개구의 저면과 바닥으로부터 제 2 절연막이 에칭 백된다.

Description

자기정합적인 콘텍트홀 형성 방법
본 발명은 반도체 디바이스의 제조 방법에 관한 것으로, 특히, 반도체 디바이스의 제조 방법에서 자기정합적인(self-aligment) 콘텍트홀(contact hole)을 형성하는 방법에 관한 것이다. 최근, 반도체 디바이스의 고집적화와 함께 패턴의 미세한 처리가 진보되었다. 이와 관련하여, 두 개의 층사이에 높은 신뢰성을 가진 콘텍트를 형성하는 것이 어려워졌다.
콘텍트의 신뢰성을 감소시키는 원인으로서 하기의 문제점이 고려된다.
a) 콘텍트홀의 형성시에 개구 형성 불량에 기인한 접속 불량.
b) 콘텍트홀의 형성시에 형성된 에칭 마스크 패턴의 변위 때문에 인접한 배선 패턴의 노출로 노출된 배선 패턴 사이의 단락 회로의 발생.
전자인 a)의 경우에, 형성될 콘텍트홀의 개구 직경은 배선 패턴의 미세 가공방법으로 매우 작아진다. 이 때문에, 높은 수준의 가공 기술이 콘텍드 홀의 형성을 위해 필요하다. 결과적으로, 개구 형성 불량의 발생 가능성이 높아진다.
후자의 경우인 b)에서, 인접한 배선 패턴 사이의 거리가 반도체 디바이스의 고집적화와 함께 매우 작아지기 때문에 인접한 배선 패턴은 콘텍트홀의 미세한 팽창 때문에 노출된다. 이것은 단락 회로의 원인이 된다.
또한, 포토레지스트 마스크가 리도그래피 방법을 사용하여 형성될 때 포토레지스트 패턴의 하층 패턴으로의 변위는 단락 회로의 직접적인 원인으로서 작용한다. 예로서, 0.25μm 이하의 디자인 표준을 가진 반도체 디바이스에 요구되는 마스크 인접 정밀도는 매우 높다. 이 마스크 인접 정밀도를 얻는 것은 매우 어렵다.
특히, 후자의 경우인 b)의 단락 회로는 상술한 바와 같이 복합적인 원인에 의해 발생된다. 따라서, 단락 회로 불량이 기피될수 있도록 콘텍트홀의 형성에 큰 여백(margin)을 가진 방법을 선택하는 것이 필요하다. 이런 방법으로서, 자기정합 방식의 콘택트 형성 방법, 즉, 자기정합적인 콘텍트 형성 방법이 제안된다.
자기정합적인 콘텍트 형성 방법의 제 1 종래예로서 도 1a 및 도 1b에 도시된 바가 제안된다.
도 1a에 도시된 바와 같이, 게이트 전극(302)이 패터닝 공정을 통해 실리콘 기판(301)상에 형성된다. 그후, 실리콘 질화물 필름(303)이 게이트 전극(302)상과, 측면에 형성된다.
다음에, 실리콘 산화물 필름이 층간 절연막으로서 형성된다. 더욱이, 콘텍트홀을 위한 포토레지스트 마스트(305)가 공지된 리도그래피 방법에 의해 형성된다. 이 포토레지스트 마스크(305)의 개구 크기는 배선 패턴사이의 거리 이상이다.
다음에, 도 1b에 도시된 바와 같이, 실리콘 산화물 필름(304)이 에칭 마스크로서 포토레지스트 마스크(305)를 사용하여 에칭된다. 이 경우의 에칭은 실리콘 산화물 필름의 에칭 속도와 실리콘 질화물 필름의 에칭 속도의 선택 비율이 충분히 크게되도록 선택되는 방식으로 수행된다. 이와 관련하여, 게이트 전극(302)의 측면과 게이트 전극(303)상에 형성된 실리콘 질화물 필름(303)은 실리콘 산화물 필름(304)의 에칭에서 잘 에칭되지 않는다. 즉, 실리콘 질화물 필름(303)은 에칭 스토퍼(stoper)로서 작용하고 게이트 전극이 노출되는 것을 방지한다. 이런 이유 때문에, 만약 에칭 마스크로서 포토레지스트의 개구 크기가 배선 패턴 사이의 거리보다 크더라도, 배선 패턴은 절대 노출되지 않는다. 결과적으로, 단선 회로 불량이 기피될 수 있다.
또한 일본 특허 공개 공보(JP-A-평 8-17922)에 콘텍트 형성 방법의 제 2 종래예가 기술되고, 그곳에는 자기정합 방식으로 배선 패턴 사이에 콘텍트홀이 형성될 때, 도 2에 도시된 방법이 제안된다. 도 2에서, 콘텍트홀은 포토레지스트 패턴의 패터닝의 경우의 헐레이션(halation) 및 정상파(standing wave) 영향이 없이 형성될 수 있다.
도 2를 참조로하여, 이산화규소(SiO2)로 구성된 제 1 층간 절연막(402; 실리콘 산화물 필름)이 실리콘 기판(401)상에 형성된다. 배선 패턴(403)은 제 1 층간 절연막(402)상에 형성된다. SiON으로 구성된 절연성 반사 방지 필름(404)이 배선 패턴(403)의 측면상과 배선 패턴(403)상에 형성된다. 배선 패턴(403)은 이산화 규소(SiO2)로 구성된 제 2 층간 절연막(405)으로 덮힌다. 제 2 층간 절연막(405)상의 포토레지스트 필름은 개구를 형성하도록 패턴되고, 상기 개구는 배선 패턴의 폭이상의 개구폭을 갖는다. 에칭 마스크로서 이 포토레지스트 마스크(406)를 사용하여 제 1 및 제 2 층간 절연막(402, 405)이 콘텍트홀(407)이 배선 패턴(403) 사이의 공간에 자기정합 방식으로 형성되도록 총괄적으로 에칭된다.
더욱이, 일본 특허 공개 공보(JP-A-평 7-161848)에는 제 3 종래예가 기술되고, 그곳에는 비휘발성(non-volatile) 반도체 디바이스에서 2층 게이트 전극에 매우 근접하게 콘택트홀이 형성될 때, 자기정합 구조물로서 도 3에 도시된 구조물이 제안된다. 도 3에서, 콘텍트홀 및 2층 게이트 전극은 단락 회로를 형성하지 않는다.
도 3을 참조로하여, SiO2필름과 Si3N4필름으로 구성된 적층된 필름(503)이 실리콘 기판(501)상에 형성된 배선 패턴 각각의 측벽상에 형성된다. 더욱이, 실리콘 산화물 필름(504)이 층간 절연막으로서 형성된다. 층간 절연막상에 포토레지스트 마스크(505)가 에칭 마스크로서 형성된다.
다음에, 층간 절연막(504)이 에칭 마스크로서 포토레지스트 마스크(505)를 사용하여 에칭된다. 이때, 적층된 필름(503)이 에칭 스토퍼로서 작용하기 때문에 콘텍트홀은 어떤 단락 회로도 형성하지 않고 자기 정합 방식으로 형성될 수 있다.
제 1 및 제 2 종래예로서 에칭 스토퍼로서 작용하는 실리콘 질화물 필름이 배선 패턴의 측벽상에 형성될 때, 실리콘 질화물 필름이 단지 원래대로 확산층상에 남겨질 수 있다. 확산층상에 Si3N4필름이 남겨질 때, Si3N4필름이 전하 트랩(charge trap)과 질화물 필름의 응력 등 때문에 역으로 디바이스 특성에 영향을 미친다는 문제가 있다.
또한, 상기 제 3 종래예에서, 배선 패턴의 측벽상에 형성된 에칭 스토퍼는 산화물 필름과 질화물 필름의 적층된 필름으로 구성된다. 그 때문에 적층된 필름을 형성하는 공정 자체가 복잡하고, 제조 단계의 증가를 초래한다.
일본 특허 공개 공보(JP-A-평 6-204219)에서, 실재(substance) 필름이 두 개의 배선 패턴 사이에 각각 절연막에 둘러싸여 형성되며, 층간 절연막이 형성되고 에칭된 이후에 실재 필름이 제거된다. 그러므로 콘텍트홀이 형성된다. 그러나, 이 종래예에서, 실재 필름을 형성 및 패터닝하는 단계가 추가되어야만 한다.
본 발명은 상술한 종래예의 문제점의 관점에서 이루어졌다. 그러므로, 본 발명의 목적은 콘텍트가 안정성을 갖고 자기정합 방식으로 디바이스 특성에 역으로 영향을 미치지 않고 형성될수 있는 반도체 디바이스 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 콘텍트가 향상된 제품 생산량과 신뢰성을 가진 단순한 제조 공정을 사용하여 형성될수 있는 반도체 디바이스를 제조하는 방법을 제공하는 것이다.
본 발명의 특성을 달성하기 위해 반도체 디바이스를 제조하는 방법은 두 개의 적층된 패턴 각각이 전기 도전성 필름과 도전성 필름상에 형성된 에칭 스토퍼 필름을 포함하는 두 개의 적층된 패턴을 기판위에 형성하는 단계와, 두 개의 적층된 패턴을 덮도록 제 1 절연막을 형성하는 단계와, 두 개의 적층된 패턴중 하나 이상이 있는 영역 위에서 제 1 절연막상에 에칭 마스크를 형성하는 단계와, 개구를 형성하도록 에칭 마스크를 사용하여 제 1 절연막을 에칭하는 단계와, 제 2 절연막이 개구의 측벽상에 형성되도록 개구내부와 제 1 절연막상에 제 2 절연막을 증착시키는 단계와, 콘텍트홀을 형성하도록 개구의 저면과 제 1 절연막의 표면으로부터 제 2 절연막을 에칭 백(etch back)하는 공정을 포함한다.
에칭 스토퍼 필름은 절연막이다. 또한 에칭 스토퍼 필름은 실리콘 질화물 필름으로 구성되고, 제 1 절연막은 실리콘 산화물 필름이다.
에칭은 에칭을 통해 에칭 스토퍼 필름이 대체로 에칭되지 않도록 에칭 스토퍼 필름에 대한 제 1 절연막의 사전 설정된 선택 비율로 제 1 절연막에 대해 수행될 수 있다. 또한, 에칭 마스크의 마스크 개구의 폭은 두 개의 적층된 패턴 사이의 거리보다 클수 있다.
두 개의 적층된 패턴이 게이트 전극일 때, 상기 방법은 에칭단계 이후와 확산층을 형성하도록 제 2 절연막을 형성하는 단계 이전에 이온 주입을 수행하는 것을 추가로 포함할 수 있다.
선택적으로, 두 개의 적층된 패턴이 제 3 절연막상에 형성된 배선 패턴일 때 에칭은 개구를 형성하도록 에칭 마스크 패턴을 사용하여 제 1 절연막 및 제 3 절연막에 대해 수행될 수 있다.
본 발명의 다른 특성을 달성하기 위해 반도체 디바이스를 제조하는 방법은 두 개의 적층된 패턴 각각이 전기 도전성 필름과 도전성 필름상에 형성된 절연막을 포함하는 두 개의 적층된 패턴을 기판 위에 형성하는 단계와, 적층된 패턴을 덮도록 제 2 절연막을 형성하는 단계와, 두 개의 적층된 패턴중 하나 이상의 저면으로 제 2 절연막을 통해 개구를 형성하고 그 하나 이상의 적층된 패턴이 자기정합되는 단계와, 제 3 절연막이 개구의 측벽상에 형성되도록 개구의 내부 및 제 2 절연막상에 제 3 절연막을 형성하는 단계와, 콘텍트홀을 형성하도록 개구의 저면 및 제 2 절연막의 표면으로부터 제 3 절연막을 에칭 백하는 단계를 포함한다.
도 1a는 제 1 종래예의 반도체 디바이스를 도시하는 단면도.
도 1b는 제 1 종래예의 반도체 디바이스를 도시하는 단면도.
도 2는 제 2 종래예의 반도체 디바이스를 도시하는 단면도.
도 3은 제 3 종래예의 반도체 디바이스를 도시하는 단면도.
도 4a는 본 발명의 제 1 실시예에 따른 반도체 디바이스 제조 방법의 반도체 디바이스의 단면을 도시하는 단면도.
도 4b는 본 발명의 제 1 실시예에 따른 반도체 디바이스 제조 방법의 반도체 디바이스의 단면을 도시하는 단면도.
도 4c는 본 발명의 제 1 실시예에 따른 반도체 디바이스 제조 방법의 반도체 디바이스의 단면을 도시하는 단면도.
도 4d는 본 발명의 제 1 실시예에 따른 반도체 디바이스 제조 방법의 반도체 디바이스의 단면을 도시하는 단면도.
도 4e는 본 발명의 제 1 실시예에 따른 반도체 디바이스 제조 방법의 반도체 디바이스의 단면을 도시하는 단면도.
도 4f는 본 발명의 제 1 실시예에 따른 반도체 디바이스 제조 방법의 반도체 디바이스의 단면을 도시하는 단면도.
도 4g는 본 발명의 제 1 실시예에 따른 반도체 디바이스 제조 방법의 반도체 디바이스의 단면을 도시하는 단면도.
도 5a는 본 발명의 제 2 실시예에 따른 반도체 디바이스 제조 방법의 반도체 디바이스의 단면을 도시하는 단면도.
도 5b는 본 발명의 제 2 실시예에 따른 반도체 디바이스 제조 방법의 반도체 디바이스의 단면을 도시하는 단면도.
도 5c는 본 발명의 제 2 실시예에 따른 반도체 디바이스 제조 방법의 반도체 디바이스의 단면을 도시하는 단면도.
도 5d는 본 발명의 제 2 실시예에 따른 반도체 디바이스 제조 방법의 반도체 디바이스의 단면을 도시하는 단면도.
도 5e는 본 발명의 제 2 실시예에 따른 반도체 디바이스 제조 방법의 반도체 디바이스의 단면을 도시하는 단면도.
다음에, 본 발명의 반도체 디바이스 제조 방법이 첨부된 도면을 참조로 세부적으로 기술된다.
본 발명에서, 자기 정합 방식의 반도체 집적회로에서 콘텍트홀을 형성하는 방법이 기술된다. 콘텍트홀을 형성하기 위한 에칭 마스크의 개구 직경은 게이트 전극 사이의 거리나 배선 패턴 사이의 거리보다 크다.
또한, 콘텍트홀 에칭시에 에칭 스토퍼로서 작용하는 실리콘 질화물 필름이 단지 배선패턴 또는 게이트전극상에 형성된다. 이에의해, 게이트전극의 상부가 콘텍트홀의 형성시에 에칭되는 것이 방지되는 동시에 콘텍트홀이 배선패턴 또는 게이트전극과 함께 자기정합된 사전 설정된 개구 영역을 갖도록 형성될 수 있다.
또한, 본 발명에서, 실리콘 산화물 필름이 기판의 전체표면상에 증착되고, 그후, 실리콘 산화물 필름이 에칭 백 된다. 그러므로, 실리콘 산화물 필름은 게이트전극의 측벽상에 형성될수 있다.
다음에, 본 발명의 제 1 실시예에 의한 예로서, 게이트전극 사이에 제공된 콘텍트홀을 가진 반도체 디바이스의 제조 방법이 하기에 기술된다. 도 4a 내지 도 4g는 본 발명의 제 1 실시예에 따른 제조 방법에서 공정순서로 반도체 디바이스의 단면을 도시하는 도면이다.
처음에, 도 4a에 도시된 바와 같이, 필름 두께가 약 6nm인 게이트 산화물 필름(102)이 열산화법(thermal oxidization method)에 의해 실리콘 기판상에 형성된다.
다음에, 필름 두께가 약 200nm인 폴리실리콘 필름(103)이 열 CVD법을 사용하여 게이트 전극 배선 패턴을 위해 형성된다. 이어서, 필름 두께가 약 150nm인 실리콘 질화물 필름(104)이 열 CVD법을 사용하여 폴리실리콘 필름(103)상에 형성된다. 그후, 포토레지스트 마스크(105)가 리도그래피 방법을 사용하여 실리콘 질화물 필름(104)상에 형성된다.
다음에, 도 4b에 도시된 바와 같이, 실리콘 질화물 필름(104)이 플라즈마 에칭법에 의해 에칭마스크로서 포토레지스트 마스크(105)를 사용하여 에칭된다. 이어서, 폴리실리콘 필름(103)이 게이트전극 배선 패턴(120)을 형성하도록 플라즈마 에칭법에 의해 에칭된다.
그후, 도 4c에 도시된 바와 같이, 이온 주입이 확산층(106)을 형성하도록 수행된다. 더욱이, 필름 두께가 약 700nm인 실리콘 산화물 필름(107)이 게이트전극 배선 패턴상에 층간 절연막으로서 형성된다.
도 4d에 도시된 바와 같이, 포토레지스트 패턴(108)이 리도그래피 방법을 사용하여 콘텍트홀을 위한 에칭마스크로서 형성된다. 이때. 포토레지스트 마스크 패턴의 개구 직경(S2)은 게이트전극 배선 패턴사이의 거리(S1)보다 크다. 예를들면, 0.24μm 과 0.18μm이다. 포토레지스트 마스크(108)의 개구 직경이 게이트전극 사이의 거리(S1)보다 큰 이유는 콘텍트홀이 리도그래피 공정에서 하부층 패턴으로의 포토레지스트 패턴의 변위를 고려하여 게이트전극 배선 패턴 사이의 공간에 신뢰성 있게 형성될수 있다는 것이다.
다음에, 도 4e에 도시된 바와 같이, 실리콘 산화물 필름(107)은 에칭으로서 이 포토레지스트 마스크를 사용하여 접속홀(117)을 형성하도록 에칭된다. 이때, 게이트 전극 배선 패턴상에 형성된 실리콘 질화물 필름(104)이 게이트 전극(120)의 상부가 노출되지 않도록 실리콘 산화물 필름(107)의 에칭시에 에칭 스토퍼로서 작용하는 것이 필요하다. 이 목적을 위해, 산화물 필름 에칭 조건은 실리콘 산화물 필름의 에칭 속도와 실리콘 질화물 필름의 에칭 속도의 선택 비율로서 사용되어야만 한다, 즉, 실리콘 산화물 필름과 실리콘 질화물 필름의 선택 비율이 커야만한다.
요구되는 높은 선택비율 에칭을 위해 사용되는 에칭조건 및 에칭 장치는 하기와 같다.
에칭장치로서, 좁은 간격형 RIE(리액티브 이온 에칭) 유닛이 사용된다.
사용되는 에칭조건은 에칭가스 : C4F8/CO/Ar/O2=20/70/200/5sccm, RF 출력 : 1200W, 반작용 압력 : 30mTorr, 기판 온도 : 10℃이다.
상술한 조건에서, 실리콘 산화물 필름과 실리콘 질화물 필름의 선택 비율은 25:1이다. 이 에칭 조건을 사용함에 의해, 게이트 전극 배선패턴 상의 실리콘 질화물 필름(104)가 실리콘 산화물 필름의 에칭시에 충분히 에칭 스토퍼로서 작용한다. 그러므로, 에칭은 게이트전극 배선 패턴의 상부가 노출되거나 벗겨지는 일 없이 수행될 수 있다.
달리말해, 도 4f에 도시된 바와 같이, 폴리실리콘 필름(130)이 게이트 전극 배선 패턴의 측면상에 노출되기 때문에 약 80nm의 필름 두께를 가진 실리콘 산화물 필름(109)이 포토레지스트(108)이 제거된 이후에 열CVD법에 의해 기판의 전체 표면상에 증착된다. 결과적으로, 게이트전극 배선 패턴은 절연막으로서 실리콘 산화물 필름(109)으로 덮혀진다.
더욱이, 도 4g에 도시된 바와 같이, 실리콘 산화물 필름(109)이 완전히 에칭 백된다. 그러므로, 콘텍트홀은 게이트전극 배선 패턴의 측벽상에 산화물 필름 측벽(110)이 남겨진 상태로 형성된다.
이 방식에서, 비록 리도그래피 방법에 의해 포토레지스트 마스크를 형성하는 경우에 포토레지스트 마스크의 위치가 변화한다 해도, 사전 설정된 개구 크기를 가진 콘텍트홀이 안정적으로 형성될 수 있다.
또한, 이 실시예에서, 실리콘 질화물 필름이 확산층(106)상에 존재하지 않기 때문에 디바이스 특성의 변화가 절대 발생하지 않는다.
다음에, 본 발명의 제 2 실시예에 따른 반도체 디바이스의 제조 방법이 기술된다. 제 1 실시예에서, 에칭 스토퍼로서 작용하는 실리콘 질화물 필름(104)이 콘텍트를 형성하기 위해 게이트전극 배선 패턴상에 형성된다. 본 발명이 적용되는 전극과 배선 패턴은 게이트에 제한되지 않는다. 본 발명은 상부층 배선패턴에도 적용될 수 있다.
도 5a 내지 도 5e는 본 발명의 제 2 실시예에 따른 반도체 디바이스의 제조 방법에서 공정순으로 반도체 디바이스를 도시하는 단면도이다.
예로서, 도 5a에 도시된 바와 같이, 텅스텐 배선 패턴은 실리콘 기판(201)상에 형성된 필름 두께가 600nm인 제 1 실리콘 산화물 필름(202)으로 구성된 층간 절연막(202)상에 형성된다. 필름 두께가 180nm인 실리콘 질화물 필름(204)이 텅스텐 배선 패턴(203)상에 형성된다.
더욱이, 도 5b에 도시된 바와 같이, 필름 두께가 약 500nm인 제 2 실리콘 산화물 필름(205)이 층간 절연막으로서 형성된다.
이어서, 포토레지스트 마스크(206)가 리도그래피 방법을 사용하여 형성된다. 텅스텐 배선 패턴(203) 사이의 거리(S1)는 0.25μn이고, 콘텍트홀을 위한 포토레지스트 마스크의 개구 직경(S2)은 0.32 μn이다.
도 5c에 도시된 바와 같이, 제 1 및 제 2 실리콘 산화물 필름(202, 205)의 에칭이 에칭 마스크로서 이 포토레지스트(206)를 사용하여 수행된다. 이경우의 에칭 조건 및 에칭 장치는 상술한 제 1 실시예와 동일하다. 그러므로, 접속홀(217)의 형성이 에칭 스토퍼로서 실리콘 질화물 필름(204)을 사용함에 의해 가능하다.
더욱이, 도 5d에 도시된 바와 같이, 포토레지스트(206)가 제거되고난 이후에, 텅스텐 배선 패턴의 측벽이 절연막(207)으로 덮히도록 실리콘 산화물 필름(207)이 100nm 두께의 필름을 갖게 증착된다.
더욱이, 도 5e에 도시된 바와 같이, 실리콘 산화물 필름(207)의 에칭 백이 수행되는 동안에 접속홀은 다시 형성되고, 텅스텐 배선 패턴의 측벽은 실리콘 산화물 필름 측벽(208)으로 덮혀진다.
이 방식에서, 이 방법에서, 자기정합형 콘텍트홀의 형성이 안정적인 개구 직경을 갖도록 형성될 수 있다.
상술한 바와 같이, 본 발명의 반도체 디바이스의 제조 방법에 따라, 자기 정합형 콘텍트홀의 형성이 높은 신뢰성을 갖고 안정적인 개구 직경을 갖도록 형성될 수 있다.
본 발명에서, 이것은 콘텍트홀을 위한 에칭 마스크의 개구가 게이트전극 배선 패턴 사이의 거리보다 크거나 같은 개구 직경을 갖도록 형성될 수 있기 때문이다.
또한, 콘텍트홀의 에칭시에 에칭 스토퍼로서 작용하는 실리콘 질화물 필름이 단지 게이트전극 배선 패턴상에만 형성된다. 그러므로, 콘텍트홀 에칭시에 게이트 전극 배선 패턴의 상부가 에칭되는 것을 방지하는 동시에 게이트 전극 배선 패턴과 함께 자기정합 방식으로 사전설정된 개구 영역을 갖도록 콘텍트홀이 형성될수 있게 콘텍트홀을 위한 에칭이 수행될수 있다.
더욱이, 실리콘 산화물 필름은 기판의 전체 표면상에 증착되고, 에칭 백된다. 결과적으로, 절연막이 게이트전극 배선 패턴의 측벽상에 형성된다.
본 발명에서, 실리콘 질화물 필름은 반도체 기판상에 형성된 게이트전극 배선층상에 형성된다. 그후, 상부에 실리콘 질화물 필름을 가진 게이트 전극을 형성하도록 포토레지스트 마스크를 사용하여 에칭이 수행된다. 이어서, 제 1 실리콘 산화물 필름이 패턴된 게이트전극상에 형성되고, 게이트 전극 배선 패턴 사이의 거리보다 크거나 동일한 개구직경을 가진 개구를 형성하도록 포토레지스트 필름이 이 제 1 실리콘 산화물 필름상에 패턴된다.
다음에, 제 1 실리콘 산화물 필름은 에칭 마스크로서 포토레지스트 마스크를 사용하여 콘텍트홀을 형성하도록 에칭된다. 더욱이, 포토레지스트 마스크가 제거된 이후에, 제 2 실리콘 산화물 필름이 형성되고, 이 제 2 실리콘 산화물 필름이 콘텍트홀을 형성하도록 에칭 백된다.
본 발명에서, 게이트 전극 배선 패턴상에 형성된 실리콘 질화물 필름은 콘텍트홀을 형성하기 위한 산화물 필름의 에칭시에 게이트전극 배선 패턴을 보호하기 위한 에칭 스토퍼로서 작용한다. 그러므로, 에칭은 게이트 전극의 상부가 보호된 조건에서 수행될 수 있다. 게이트 전극 배선 패턴의 측벽상에는 실리콘 질화물 필름 등의 에칭 스토퍼가 없기 때문에, 게이트 전극 배선 패턴의 측벽은 에칭시에 도출된다. 그러나 실리콘 산화물 필름이 기판의 전체 표면에 증착되어있고 그후 실리톤 산화물 필름이 에칭 백되기 때문에, 게이트 전극 배선 패턴의 측벽은 실리콘 산화물 필름으로 덮혀있다.
이 방식에서, 본 발명에서, 에칭 스토퍼로서 작용하는 실리콘 질화물 필름이 단지 게이트전극 배선 패턴상에만 형성되고 확산층상에는 존재하지 않는다. 그러므로, 상술한 바와 같이, 실리콘 질화물 필름이 확산층상에 존재할 때는 실리콘 질화물 필름이 전기적 전하 트랩과 실리콘 질화물 필름의 응력 등 때문에 종래예에서와 같이 디바이스 특성에 영향을 미친다. 그러나, 본 발명에서는 이것이 기피될 수 있다.
또한, 본 발명의 반도체 디바이스 제조 방법의 사용은 확산층상에 존재하는 실리콘 질화물 필름때문인 디바이스 특성의 저하가 방지된다. 더욱이, 안정적인 자기정합형 콘텍트가 어떤 단락 회로도 없이 형성될 수 있다.
본 발명에 따라, 에칭 스토퍼로서 작용하는 실리콘 질화물 필름이 확산층상에 형성되지 않기 때문에 실리콘 질화물 필름의 존재에 의한 디바이스 특성의 저하가 방지될 수 있다.

Claims (18)

  1. 반도체 디바이스 제조 방법에 있어서,
    두 개의 적층된 패턴 각각이 전기 도전성 필름과 상기 도전성 필름상에 형성된 에칭 스토퍼 필름을 포함하는 두 개의 적층된 패턴을 기판 위에 형성하는 단계와,
    상기 두 개의 적층된 패턴을 덮도록 제 1 절연막을 형성하는 단계와,
    상기 두 개의 적층된 패턴중 하나 이상이 있는 영역 위의 상기 제 1 절연막상에 에칭 마스크를 형성하는 단계와,
    개구를 형성하도록 상기 에칭 마스크를 사용하여 상기 제 1 절연막을 에칭하는 단계와,
    상기 제 1 절연막상과 상기 개구내에 제 2 절연막을 증착시켜서 상기 제 2 절연막을 상기 개구의 측벽상에 형성하는 단계와,
    콘텍트홀을 형성하도록 상기 개구의 저면과 상기 제 1 절연막의 표면으로부터 상기 제 2 절연막을 에칭 백 하는 단계를 포함하는 반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서, 상기 두 개의 적층된 패턴이 게이트 전극인 반도체 디바이스 제조 방법.
  3. 제 2 항에 있어서, 상기 에칭 단계 이후와 상기 제 2 절연막을 형성하는 상기 단계 이전에 확산층을 형성하도록 이온 주입을 수행하는 단계를 추가로 포함하는 반도체 디바이스 제조 방법.
  4. 제 1 항에 있어서, 상기 두 개의 적층된 패턴이 제 3 절연막상에 형성된 배선 패턴인 반도체 디바이스 제조 방법.
  5. 제 4 항에 있어서, 상기 에칭 단계가 상기 개구를 형성하도록 상기 에칭 마스크를 사용하여 상기 제 1 절연막과 상기 제 3 절연막을 에칭하는 것을 포함하는 반도체 디바이스 제조 방법.
  6. 제 1 항에 있어서, 상기 에칭 스토퍼 필름이 절연막인 반도체 디바이스 제조 방법.
  7. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 에칭 스토퍼 필름은 실리콘 질화물 필름으로 구성되고,
    상기 제 1 절연막은 실리콘 산화물 필름인 반도체 디바이스 제조 방법.
  8. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 에칭 단계는 상기 에칭 스토퍼 필름이 대체로 상기 에칭을 통해 에칭되지 않도록 상기 에칭 스토퍼 필름에 대한 상기 제 1 절연막의 사전 설정된 선택 비율로 상기 제 1 절연막을 에칭하는 것을 포함하는 반도체 디바이스 제조 방법.
  9. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 에칭 마스크의 마스크 개구의 폭이 상기 두 개의 적층된 패턴 사이의 거리보다 큰 반도체 디바이스 제조 방법.
  10. 반도체 디바이스 제조 방법에 있어서,
    두 개의 적층된 패턴 각각이 전기 도전성 필름과 상기 도전성 필름상에 형성된 에칭 스토퍼 필름을 포함하는 두 개의 적층된 패턴을 기판 위에 형성하는 단계와,
    상기 두 개의 적층된 패턴을 덮도록 제 2 절연막을 형성하는 단계와,
    상기 제 2 절연막을 통해 상기 두 개의 적층된 패턴중 하나 이상의 바닥으로 상기 적층된 패턴의 하나 이상이 자기 정합되게 개구를 형성하는 단계와,
    상기 제 2 절연막상과 상기 개구내에 제 3 절연막을 증착시키고, 상기 제 3 절연막이 상기 개구의 측벽상에 형성되록 하는 단계와,
    콘텍트홀을 형성하도록 상기 제 3 절연막을 상기 제 2 절연막의 표면과 상기 개구의 저면으로부터 에칭 백하는 단계를 포함하는 반도체 디바이스 제조 방법.
  11. 제 10 항에 있어서, 상기 두 개의 적층된 패턴이 게이트 전극인 반도체 디바이스 제조 방법.
  12. 제 11 항에 있어서, 상기 개구를 형성하는 단계이후와 상기 제 3 절연막을 형성하는 단계 이전에 확산층을 형성하도록 이온 주입을 수행하는 단계를 추가로 포함하는 반도체 디바이스 제조 방법.
  13. 제 10 항에 있어서, 상기 두 개의 적층된 패턴이 제 4 절연막상에 형성된 배선 패턴인 반도체 디바이스 제조 방법.
  14. 제 13 항에 있어서, 상기 개구를 형성하는 단계는 상기 제 2 절연막과 상기 제 4 절연막을 상기 하나 이상의 적층된 패턴이 자기 정합되게 에칭하는 것을 포함하는 반도체 디바이스 제조 방법.
  15. 제 10 항 내지 제 14 항 중 어느 한 항에 있어서, 상기 제 1 절연막은 실리콘 질화물 필름으로 구성되고,
    상기 제 2 절연막은 실리콘 산화물 필름인 반도체 디바이스 제조 방법.
  16. 제 15 항에 있어서, 상기 개구를 형성하는 단계는 상기 제 1 절연막이 상기 에칭을 통해 대체로 에칭되지 않도록 상기 제 1 절연막에 대한 상기 제 2 절연막의 사전 설정된 선택 비율로 상기 제 2 절연막을 에칭하는 것을 포함하는 반도체 디바이스 제조 방법.
  17. 제 10 항 내지 제 14 항 중 어느 한 항에 있어서, 상기 개구를 형성하는 단계는 상기 두 개의 적층된 패턴중 하나 이상이 있는 영역 위의 상기 제 2 절연막상에 에칭 마스크를 형성하는 것과,
    상기 제 2 절연막을 상기 개구를 형성하도록 상기 에칭 마스크를 사용하여 에칭하는 것을 포함하는 반도체 디바이스 제조 방법.
  18. 제 17 항에 있어서, 상기 에칭 마스크의 개구의 폭이 상기 두 개의 적층된 패턴 사이의 거리보다 큰 반도체 디바이스 제조 방법.
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