KR100434710B1 - 반도체 소자의 비아홀 형성방법 - Google Patents
반도체 소자의 비아홀 형성방법 Download PDFInfo
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Abstract
본 발명은 비아 식각시 금속배선과 비아홀간의 오버랩 마진을 확보할 수 있는 반도체 소자의 비아홀 형성방법을 개시하며, 개시된 본 발명의 방법은, 반도체 기판 상에 금속배선을 형성하는 단계와, 상기 금속배선을 덮도록 기판의 전 영역 상에 층간절연막을 증착하는 단계와, 상기 층간절연막 상에 하드마스크막을 증착하는 단계와, 상기 하드마스크막 상에 소망하는 비아홀 크기 보다 작은 크기의 개구부를 갖는 제1감광막 패턴을 형성하는 단계와, 상기 제1감광막 패턴을 이용하여 하드마스크막과 층간절연막 표면의 일부 두께를 식각해서 소정 깊이의 홈(groove)을 형성하는 단계와, 상기 제1감광막 패턴을 제거하는 단계와, 상기 하드마스크막 상에 홈을 노출시키면서 소망하는 비아홀 크기의 개구부를 갖는 제2감광막 패턴을 형성하는 단계와, 상기 제2감광막 패턴을 이용하여 하드마스막과 그 아래 및 홈 저면의 층간절연막 부분을 식각해서 상측 보다 하측 크기가 작은 비아홀을 형성하는 단계와, 상기 잔류된 제2감광막 패턴을 제거하는 단계와, 상기 비아홀에 대해 하드마스크막을 이용한 추가 식각을 행하여 비아홀이 소망하는 크기를 가지면서 상측과 하측이 동일 크기를 갖도록 만드는 단계를 포함한다. 본 발명에 따르면, 디자인 룰 크기 대비 10% 정도 작게 홈을 형성한 후에 비아홀을 형성하고, 이어서, 비아홀의 측벽을 추가 식각해줌으로써 금속배선과 비아홀간의 오정렬을 방지할 수 있다.
Description
본 발명은 반도체 소자의 비아홀 형성방법에 관한 것으로, 특히, 상하부 금속배선들간의 전기적 연결을 위한 비아 식각시의 오버랩 마진(overlap margin)을 확보하기 위한 방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 반도체 제조 공정에 적용되는 디자인 룰(design rule)이 축소되고 있고, 이렇게 디자인 룰이 축소됨으로써 각종 패턴의 선폭 및 비아홀의 직경이 감소되었음은 물론 하부패턴과 상부패턴간의 오버랩 마진(ovelap margin)이 감소되어 공정 상의 많은 어려움을 겪고 있다.
예컨데, 금속배선과 비아홀간의 오버랩 마진이 0.01㎛이고, 비아홀의 직경이 0.26㎛이며, 상기 비아홀 형성시의 공정 스펙(spec.), 즉, 오차 범위가 10% 정도라고 가정한다면, 비아홀의 직경이 10% 정도 증가하거나, 또는, 금속배선과 비아홀 형성용 포토마스크간의 오버레이(ovelay)가 약간만 벗어나더라도 상기 금속배선과 비아홀간에 오정렬(misalign)이 발생하게 된다.
따라서, 반도체 소자의 고집적화 추세에서 금속배선과 비아홀간의 오버랩 마진은 확보하는 것은 매우 중요하며, 금속배선이 통상 5층 이상 구비되는 로직 소자에서는 각 금속배선층들간을 상호 연결하는 비아플러그(via plug)의 연결 상태에 따라 소자의 속도 및 성능, 그리고, 신뢰성 및 수율 등이 결정되는 바, 금속배선과 비아플러그간에 정확한 오버랩을 유지해야만 한다.
그러나, 실제 반도체 제조 공정에 있어서, 포토리소그라피 공정시에는 금속배선과 비아홀간에 오버랩 마진이 존재하기 때문에 디자인 룰 대로 비아홀을 디파인(define) 하더라도, 도 1에 도시된 바와 같이, 비아홀(5)이 금속배선(2) 상에 정확히 배치되지 못하고 어긋나게 되며, 이로 인해, 소자의 성능 및 신뢰성을 저하시키게 된다. 도 1에서, 도면부호 1은 반도체 기판, 3은 층간절연막을 나타낸다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 비아 식각시의 오버랩 마진을 확보할 수 있는 반도체 소자의 비아홀 형성방법을 제공함에 그 목적이 있다.
도 1은 종래 비아홀 형성방법에서의 문제점을 설명하기 위한 도면.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 비아홀 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 반도체 기판 22 : 금속배선
23 : 층간절연막 24 : 하드마스크막
25 : 반사방지막 26 : 제1감광막 패턴
27 : 홈 28 : 제2감광막 패턴
29,29a : 비아홀
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상에 금속배선을 형성하는 단계; 상기 금속배선을 덮도록 기판의 전 영역 상에 층간절연막을 증착하는 단계; 상기 층간절연막 상에 하드마스크막을 증착하는 단계; 상기 하드마스크막 상에 소망하는 비아홀 크기 보다 작은 크기의 개구부를 갖는 제1감광막 패턴을 형성하는 단계; 상기 제1감광막 패턴을 이용하여 하드마스크막과 층간절연막 표면의 일부 두께를 식각해서 소정 깊이의 홈(groove)을 형성하는 단계; 상기 제1감광막 패턴을 제거하는 단계; 상기 하드마스크막 상에 상기 홈을 노출시키면서 소망하는 비아홀 크기의 개구부를 갖는 제2감광막 패턴을 형성하는 단계; 상기 제2감광막 패턴을 이용하여 하드마스막과 그 아래 및 홈 저면의 층간절연막 부분을 식각해서 상측 보다 하측 크기가 작은 비아홀을 형성하는 단계; 상기 잔류된 제2감광막 패턴을 제거하는 단계; 및 상기 비아홀에 대해 하드마스크막을 이용한 추가 식각을 행하여 상기 비아홀이 소망하는 크기를 가지면서 상측과 하측이 동일 크기를 갖도록 만드는 단계를 포함하는 반도체 소자의 비아홀 형성방법을 제공한다.
여기서, 상기 층간절연막은 7500∼8500Å 두께로 증착하며, 상기 하드마스크막은 질화막으로서 층간절연막 두께의 10% 두께로 증착한다.
상기 제1감광막 패턴은 소망하는 비아홀 크기 보다 10% 작은 크기의 개구부를 갖도록 형성한다.
상기 홈은 층간절연막의 전체 두께 대비 1/4 두께에 해당하는 깊이를 갖도록 형성하며, 상기 홈 형성을 위해 하드마스크막과 층간절연막을 식각하는 단계는 압력을 1400∼1600mT, 파워를 250∼350W로 하면서 웨이퍼척의 온도를 50초 동안 10℃ 상승시키고, CF4 가스 및 Ar 가스를 각각 90∼110sccm 및 1100∼1300sccm으로 흘려주는 조건하에서 메인 식각을 행한 후, 15∼25초 동안 과도 식각을 행하는 방식으로 수행한다.
상기 하드마스크막을 증착하는 단계 후, 그리고, 상기 제1감광막 패턴을 형성하는 단계 전, 상기 하드마스크막 상에 반사방지막을 증착하는 단계를 더 포함하며, 상기 반사방지막은 750∼850Å 두께로 증착한다.
상기 반사방지막의 식각은 압력을 900∼1100mT, 파워를 1200∼1300W로 하면서 웨이퍼 척의 온도를 50초 동안 10℃ 상승시키고, CHF 가스와 CF4 가스 및 Ar 가스를 각각 23∼27sccm, 140∼160sccm 및 900∼1100sccm으로 흘려주는 조건으로 수행한다.
상기 제2감광막 패턴을 제거하는 단계시 상기 반사방지막을 함께 제거한다.
상기 비아홀 형성을 위해 층간절연막을 식각하는 단계는 압력을 45∼55mT, 탑 파워를 1800∼2000W, 바텀파워를 1500∼1700W로 하면서 C4F8 가스 및 Ar 가스를 각각 16∼20sccm 및 18∼80sccm으로 흘려주는 조건하에서 55∼65초 동안 수행한다.
상기 비아홀에 대한 추가 식각은 산화막을 20% 과도 식각하는 1단계 공정과 소망하는 비아홀 크기를 형성하기 위하여 홀 내의 측벽을 수직하게 식각하는 2단계공정으로 구성되며, 상기 1단계 공정은 압력을 25∼35mT, 탑 파워를 2100∼2300W, 바텀 파워를 1300∼1500W로 하면서 C4F8 가스와 O2 가스 및 Ar 가스를 각각 14∼18sccm, 5∼6sccm 및 400∼500sccm으로 흘려주는 조건하에서 20∼30초 동안 수행하고, 상기 2단계 공정은 압력을 90∼110mT, 탑 파워를 1900∼2100W, 바텀 파워를 1500∼1700W로 하면서 CF4 가스와 O2 가스 및 Ar 가스를 각각 9∼11sccm, 45∼55sccm 및 700∼900sccm으로 흘려주는 조건하에서 15∼25초 동안 수행한다.
본 발명에 따르면, 디자인 룰 크기 대비 10% 정도 작게 홈을 형성한 후에 비아홀을 형성하고, 이후, 비아홀의 측벽을 추가 식각해 줌으로써, 디자인 크기의 비아홀을 형성할 수 있음은 물론 금속배선과 비아홀간의 오정렬을 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시에에 따른 반도체 소자의 비아홀 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 반도체 기판(21) 상에 공지의 공정에 따라 하부패턴, 즉, 금속배선(22)을 형성한 상태에서, 상기 금속배선(22)을 덮도록 기판(21)의 전 영역 상에 7500∼8500Å, 바람직하게 8000Å 두께로 층간절연막(23)을 증착한다. 그런다음, 상기 층간절연막(23) 상에 하드마스크용 질화막(24)을 증착한다. 여기서, 상기 하드마스크용 질화막(24)의 두께는 층간절연막(23), 즉, 산화막과의 식각 선택비 및 이후에서 정확한 직경의 비아홀을 형성하기 위해 매우 중요하다. 따라서, 산화막 대비 질화막의 식각 선택비는 전형적으로 10:1 이므로, 본 발명의 실시예에서는 하드마스크용 질화막(25)을 산화막 두께의 10%인 750∼850Å, 바람직하게 800Å 두께로 증착한다.
도 2b를 참조하면, 상기 하드마스크용 질화막(24) 상에 750∼850Å, 바람직하게 800Å 두께로 반사방지막(25)을 증착한 상태에서 상기 반사방지막(25) 상에 7000∼7500Å, 바람직하게 7300Å 두께로 감광막을 도포한 후, 이를 노광 및 현상하여 비아홀 형성영역을 한정하는 제1감광막 패턴(26)을 형성한다. 이때, 상기 제1감광막 패턴(26)은 실제 얻고자 하는 비아홀의 직경 보다 10% 정도 작은 크기의 개구부를 갖도록 형성한다. 즉, 포토리소그라피 공정시의 오버레이 스펙(spec.)이 5% 정도이므로, 디자인 크기(D) 대비 10%로 축소하여 노광하고, 이를 통해, 오버레이 및 오정렬 마진을 충분히 확보한다. 예컨데, 현재 비아홀의 디자인 크기가 0.22㎛ 이므로, 감광막에 대한 노광시, 제1감광막 패턴(26)의 개구부 폭이 0.20㎛ 정도가 되도록 축소 노광한다.
도 2c를 참조하면, 상기 제1감광막 패턴을 식각 장벽으로 이용해서 반사방지막을 식각하고, 연이어, 하드마스크용 질화막(24)과 층간절연막(23)의 일부 두께, 예컨데, 전체 두께 대비 1/4 두께인 1900∼2100Å, 바람직하게 2000Å 정도를 식각하여 상기 층간절연막(23)의 표면에 홈(groove : 27)를 형성한다. 이때, 상기 반사방지막의 식각은 압력을 900∼1100mT, 파워를 1200∼1300W로 하면서 웨이퍼 척의 온도를 50초 동안 10℃ 정도로 상승시키고, CHF 가스와 CF4 가스 및 Ar 가스를 각각 23∼27sccm, 140∼160sccm 및 900∼1100sccm으로 흘려주는 조건으로 수행한다.또한, 상기 하드마스크용 질화막(24) 및 층간절연막(23)의 식각은 압력을 1400∼1600mT, 파워를 250∼350W로 하면서 웨이퍼 척의 온도를 50초 동안 10℃ 정도로 상승시키고, CF4 가스 및 Ar 가스를 각각 90∼110sccm 및 1100∼1300sccm으로 흘려주는 조건하에서 메인 식각(main etch)을 행한 후, 15∼25, 바람직하게 20초 동안 과도 식각(over etch)을 행한다.
여기서, 상기 홈(27)의 깊이를 층간절연막(23) 두께의 1/4 정도로 설정하면, 후속하는 비아홀 식각시, 저스트(just) 식각을 행함에 따라 그 만큼의 단차를 남기고 금속배선(22) 위에 정확히 배치되도록 할 수 있다.
이후, 상기 식각 장벽으로 이용된 제1감광막 패턴과 그 아래의 반사방지막을 제거한다.
도 2d를 참조하면, 하드마스크용 질화막(24) 상에 감광막을 도포한 후, 이를 노광 및 현상해서 상기 홈을 노출시키면서 디자인 크기의 개구부를 갖는 제2감광막 패턴(28)을 형성한다. 그런다음, 상기 감광막 패턴(26)을 식각 장벽으로 이용해서 상기 하드마스크용 질화막(24)과 그 아래의 층간절연막 부분 및 홈 저면의 층간절연막 부분을 식각하고, 이를 통해, 금속배선(22)을 노출시키며, 측벽이 슬로프진 형태, 즉, 하측의 폭이 상측 보다 작은 크기의 비아홀(29)을 형성한다.
여기서, 상기 층간절연막(23)의 식각은 압력을 45∼55mT, 탑(top) 파워를 1800∼2000W, 바텀 파워를 1500∼1700W로 하면서 C4F8 가스 및 Ar 가스를 각각 16∼20sccm 및 18∼80sccm으로 흘려주는 조건하에서 55∼65초, 바람직하게 60초 동안 수행하며, 상기 식각의 결과, 홀(28)은 금속배선(22) 상에 정확하게 위치된다.
도 2e를 참조하면, 잔류된 제2감광막 패턴을 제거한 상태에서, 하드마스크용 질화막(24)을 식각 장벽으로 하여 비아홀 내벽의 층간절연막 부분을 추가로 식각해준다. 여기서, 상기 식각은 로딩 이펙트(loading effect)를 고려하여 산화막 식각을 20% 과도 식각하는 1단계 공정과, 디자인 크기를 형성하기 위하여 비아홀 내의 슬로프가 존재하는 측벽을 수직하게 식각하는 2단계 공정으로 구성한다.
상기 1단계 공정은 감광막 패턴이 없는 상태에서 수행되므로 식각시 발생되는 폴리머의 형성을 억제하는 대신 높은 C : F 적용을 통해 금속배선 표면에서의 금속성 폴리머의 형성을 억제해줄 수 있는 조건, 예컨데, 압력을 25∼35mT, 탑 파워를 2100∼2300W, 바텀 파워를 1300∼1500W로 하면서 C4F8 가스와 O2 가스 및 Ar 가스를 각각 14∼18sccm, 5∼6sccm 및 400∼500sccm으로 흘려주는 조건하에서 20∼30초, 바람직하게 25초 동안 수행한다.
상기 2단계 공정은 이온의 직진성 및 스퍼터링 효과를 극대화시키기 위해 Ar 비율이 높고 바텀 파워를 높게 설정한 조건, 예컨데, 압력을 90∼110mT, 탑 파워를 1900∼2100W, 바텀 파워를 1500∼1700W로 하면서 CF4 가스와 O2 가스 및 Ar 가스를 각각 9∼11sccm, 45∼55sccm 및 700∼900sccm으로 흘려주는 조건하에서 15∼25초, 바람직하게 20초 동안 수행한다.
이와 같이 하면, 최종적으로 얻어지는 비아홀(29a)은 소망하는 크기, 즉, 디자인 크기를 가지면서 상측과 하측이 동일한 크기를 갖게 되고, 특히, 비아홀(29a)이 금속배선(22) 상에 정확하게 정렬하게 되는 바, 금속배선(22)과 비아홀(29a)간의 오정렬은 일어나지 않는다.
이상에서와 같이, 본 발명은 디자인 룰 크기 대비 10% 정도 작게 홈을 형성한 후에 비아홀을 형성하고, 부가해서, 비아홀 측벽을 과도 식각해 줌으로써 디자인 크기를 갖는 비아홀을 정확하게 금속배선 상에 배치되도록 할 수 있으며, 따라서, 금속배선과 비아홀간의 오정렬을 방지할 수 있는 바, 소자의 속도 및 성능과 신뢰성 및 수율을 확보할 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (15)
- 반도체 기판 상에 금속배선을 형성하는 단계;상기 금속배선을 덮도록 기판의 전 영역 상에 층간절연막을 증착하는 단계;상기 층간절연막 상에 하드마스크막을 증착하는 단계;상기 하드마스크막 상에 소망하는 비아홀 크기 보다 작은 크기의 개구부를 갖는 제1감광막 패턴을 형성하는 단계;상기 제1감광막 패턴을 이용하여 하드마스크막과 층간절연막 표면의 일부 두께를 식각해서 소정 깊이의 홈(groove)을 형성하는 단계;상기 제1감광막 패턴을 제거하는 단계;상기 하드마스크막 상에 상기 홈을 노출시키면서 소망하는 비아홀 크기의 개구부를 갖는 제2감광막 패턴을 형성하는 단계;상기 제2감광막 패턴을 이용하여 하드마스막과 그 아래 및 홈 저면의 층간절연막 부분을 식각해서 상측 보다 하측 크기가 작은 비아홀을 형성하는 단계;상기 잔류된 제2감광막 패턴을 제거하는 단계; 및상기 비아홀에 대해 하드마스크막을 이용한 추가 식각을 행하여 상기 비아홀이 소망하는 크기를 가지면서 상측과 하측이 동일 크기를 갖도록 만드는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
- 제 1 항에 있어서, 상기 층간절연막은 7500∼8500Å 두께로 증착하는 것을특징으로 하는 반도체 소자의 비아홀 형성방법.
- 제 1 항에 있어서, 상기 하드마스크막은 질화막인 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
- 제 1 항에 있어서, 상기 하드마스크막은 상기 층간절연막 두께의 10% 두께로 증착하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
- 제 1 항에 있어서, 상기 하드마스크막을 증착하는 단계 후, 그리고, 상기 제1감광막 패턴을 형성하는 단계 전, 상기 하드마스크막 상에 반사방지막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
- 제 5 항에 있어서, 상기 반사방지막은 750∼850Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
- 제 1 항에 있어서, 상기 제1감광막 패턴은 소망하는 비아홀 크기 보다 10% 작은 크기의 개구부를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
- 제 1 항에 있어서, 상기 홈은 층간절연막의 전체 두께 대비 1/4 두께에 해당하는 깊이를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
- 제 1 항에 있어서, 상기 홈의 형성을 위해 하드마스크막과 층간절연막을 식각하는 단계는 압력을 1400∼1600mT, 파워를 250∼350W로 하면서 웨이퍼 척의 온도를 50초 동안 10℃ 상승시키고, CF4 가스 및 Ar 가스를 각각 90∼110sccm 및 1100∼1300sccm으로 흘려주는 조건하에서 메인 식각을 행한 후, 15∼25초 동안 과도 식각을 행하는 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
- 제 5 항에 있어서, 상기 하드마스크막 상의 반사방지막은압력을 900∼1100mT, 파워를 1200∼1300W로 하면서 웨이퍼 척의 온도를 50초 동안 10℃ 상승시키고, CHF 가스와 CF4 가스 및 Ar 가스를 각각 23∼27sccm, 140∼160sccm 및 900∼1100sccm으로 흘려주는 조건으로 식각하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
- 제 5 항에 있어서, 상기 제2감광막 패턴을 제거하는 단계시, 상기 반사방지막을 함께 제거하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
- 제 1 항에 있어서, 상기 비아홀 형성을 위해 층간절연막을 식각하는 단계는압력을 45∼55mT, 탑 파워를 1800∼2000W, 바텀 파워를 1500∼1700W로 하면서 C4F8 가스 및 Ar 가스를 각각 16∼20sccm 및 18∼80sccm으로 흘려주는 조건하에서 55∼65초 동안 수행하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
- 제 1 항에 있어서, 상기 비아홀에 대한 추가 식각은 산화막을 20% 과도 식각하는 1단계 공정과, 소망하는 비아홀 크기를 형성하기 위하여 홀 내의 측벽을 수직하게 식각하는 2단계 공정으로 구성되는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
- 제 13 항에 있어서, 상기 1단계 공정은압력을 25∼35mT, 탑 파워를 2100∼2300W, 바텀 파워를 1300∼1500W로 하면서 C4F8 가스와 O2 가스 및 Ar 가스를 각각 14∼18sccm, 5∼6sccm 및 400∼500sccm으로 흘려주는 조건하에서 20∼30초 동안 수행하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
- 제 13 항에 있어서, 상기 2단계 공정은압력을 90∼110mT, 탑 파워를 1900∼2100W, 바텀 파워를 1500∼1700W로 하면서 CF4 가스와 O2 가스 및 Ar 가스를 각각 9∼11sccm, 45∼55sccm 및 700∼900sccm으로 흘려주는 조건하에서 15∼25초 동안 수행하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
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|---|---|---|---|---|
| KR100714901B1 (ko) | 2006-07-31 | 2007-05-04 | 삼성전자주식회사 | 콘택 구조체의 형성방법들 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990059092A (ko) * | 1997-12-30 | 1999-07-26 | 김영환 | 반도체 소자의 콘택 홀 형성 방법 |
| JP2000150415A (ja) * | 1998-11-16 | 2000-05-30 | Nec Corp | 半導体装置のコンタクト形成方法 |
| KR20010056823A (ko) * | 1999-12-17 | 2001-07-04 | 박종섭 | 반도체장치의 콘택홀 형성방법 |
-
2002
- 2002-09-19 KR KR10-2002-0057249A patent/KR100434710B1/ko not_active IP Right Cessation
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| KR100714901B1 (ko) | 2006-07-31 | 2007-05-04 | 삼성전자주식회사 | 콘택 구조체의 형성방법들 |
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