KR100432885B1 - 층간절연막 패턴 형성 방법 - Google Patents

층간절연막 패턴 형성 방법 Download PDF

Info

Publication number
KR100432885B1
KR100432885B1 KR10-2002-0001470A KR20020001470A KR100432885B1 KR 100432885 B1 KR100432885 B1 KR 100432885B1 KR 20020001470 A KR20020001470 A KR 20020001470A KR 100432885 B1 KR100432885 B1 KR 100432885B1
Authority
KR
South Korea
Prior art keywords
interlayer insulating
layer
pattern
hard mask
insulating film
Prior art date
Application number
KR10-2002-0001470A
Other languages
English (en)
Other versions
KR20030061100A (ko
Inventor
김재학
이수근
박기관
이경우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2002-0001470A priority Critical patent/KR100432885B1/ko
Publication of KR20030061100A publication Critical patent/KR20030061100A/ko
Application granted granted Critical
Publication of KR100432885B1 publication Critical patent/KR100432885B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02115Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material being carbon, e.g. alpha-C, diamond or hydrogen doped carbon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02131Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being halogen doped silicon oxides, e.g. FSG
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

층간절연막 패턴 형성 방법을 제공한다. 이 방법은 반도체기판 상에 차례로 적층된 층간절연막 및 하드마스크막을 형성하고, 하드마스크막을 패터닝하여 층간절연막의 상부면을 노출시키는 제 1 개구부를 갖는 하드마스크 패턴을 형성한 후, 제 1 개구부 측벽에 스페이서를 형성하는 단계를 포함한다. 이후, 하드마스크 패턴 및 스페이서를 식각 마스크로 사용하여 층간절연막을 패터닝함으로써, 층간절연막 패턴을 형성한다. 이때, 층간절연막은 유기 중합체, 불소 첨가된 산화막, 탄소 첨가된 산화막 및 실리콘 산화막 중의 적어도 한가지로 형성하는 것이 바람직하다.

Description

층간절연막 패턴 형성 방법{Method Of Forming Interlayer Dielectric Pattern}
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 이중 다마신 공정이 적용될 수 있는 층간절연막 패턴 형성 방법에 관한 것이다.
일반적으로, 반도체 장치는 트랜지스터, 저항, 커패시터 및 이들을 전기적으로 연결하는 배선 등의 전기적 장치들을 포함한다. 이에 더하여, 상기 반도체 장치는 상기 전기적 장치들을 구조적으로 지지하는 동시에 전기적으로 절연시키는 절연막들을 포함한다.
그런데, 반도체 장치가 고집적화됨에 따라, 이를 구성하는 상기 전기적 장치들은 미세화되는 동시에 조밀화되고 있다. 하지만, 상기 미세화 추세는 상기 배선의 단면적을 감소시킴으로써 그 저항값을 높이고, 상기 조밀화 추세는 서로 인접한 배선에 의한 RC 지연 현상 및 간섭 현상을 유발하는 문제점을 갖는다. 이러한 배선의 저항 증가, RC 지연 현상 및 간섭 현상 등은 반도체 장치의 고속 동작에 악영향 주는 원인이 된다.
이러한 문제점을 개선하기 위해, 낮은 저항값을 갖는 구리를 배선 물질로 사용하는 기술 및 낮은 유전 상수를 갖는 물질막을 배선 절연막으로 사용하는 기술 등이 제안되고 있다. 하지만, 알려진 바와 같이, 상기 구리는 진공 증착 및 건식 식각 공정을 적용할 수 없는 물질이다. 따라서, 상기 구리를 배선으로 사용하기 위해서는, 개구부를 갖는 층간절연막 패턴을 형성하고, 상기 개구부를 채우는 구리막을 형성한 후, 상기 구리막을 전면식각하여 라인 형태의 배선을 형성하는, 소위 이중 다마신(dual damascene) 공정을 사용하여야 한다.
도 1은 종래 기술에 따른 층간절연막 패턴 형성 방법을 설명하기 위한 공정 단면도이다.
도 1을 참조하면, 반도체기판 상에 절연막(10)을 형성하고, 상기 절연막(10) 상에 도전 패턴(20)을 형성한다. 상기 도전 패턴(20)을 포함하는 반도체기판 전면에, 층간절연막(30)을 형성한다. 이후, 상기 층간절연막(30) 상에, 상기 도전 패턴(20) 상부의 상기 층간절연막(30)을 노출시키는 제 1 개구부(45)를 갖는 포토레지스트 패턴(40)을 형성한다. 상기 포토레지스트 패턴(40)을 식각 마스크로 사용하여 상기 노출된 층간절연막(30)을 패터닝함으로써, 상기 도전 패턴(20)의 상부면을 노출시키는 제 2 개구부(99)를 형성한다. 이때, 상기 층간절연막(30)은 통상적으로 실리콘 산화막으로 형성된다.
그런데, 사진 공정을 통해 형성되는 상기 포토레지스트 패턴(40)은 이를 구성하는 물질의 종류 및 노광 장비의 성능에 따라, 구현할 수 있는 미세화의 수준은 한계값을 갖는다. 즉, 소정의 한계치보다 작은 개구부를 형성하려고 할 경우, 완전히 개방되지 못한 개구부를 갖는 포토레지스트 패턴(40)이 형성되는 문제가 발생한다. 이 경우, 상기 도전 패턴(20)에 전기적으로 접속할 수 없는 단선 문제가 발생한다.
이에 더하여, 통상적으로 실리콘 산화막으로 형성되는 상기 층간절연막(30)은 상기 제 2 개구부(99) 형성을 위한 패터닝 공정에서, 경사진 프로파일을 형성하는 경향을 갖는다. 이처럼 경사진 프로파일은 다마신 공정을 통해 형성되는 상기 배선의 폭을 감소시키는 원인이 된다. 상기 배선의 폭은 상기 배선의 저항값에 영향을 미치기 때문에, 상기 제 2 개구부(99)는 수직한 프로파일을 갖는 것이 바람직하다. 또한, 상기 실리콘 산화막은 유전율이 3.9 내지 4.2 정도로 높기 때문에, 앞서 설명한 배선의 조밀화에 따른 RC 지연 현상 및 간섭 현상에 취약한 물질이다.
본 발명이 이루고자 하는 기술적 과제는 미세한 동시에 수직한 프로파일을 구현할 수 있는 층간절연막 패턴 형성 방법을 제공하는 데 있다.
도 1은 종래 기술에 따른 층간절연막 패턴 형성 방법을 설명하기 위한 공정 단면도이다.
도 2a 내지 도 7a 및 도 2b 내지 도 7b는 본 발명의 바람직한 실시예에 따른 층간절연막 패턴 형성 방법을 나타내는 공정단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 식각 마스크로서 개구부 측벽에 스페이서를 형성하는 단계를 포함하는 층간절연막 패턴 형성 방법을 제공한다. 이 방법은 반도체기판 상에 차례로 적층된 층간절연막 및 하드마스크막을 형성하고, 상기 하드마스크막을 패터닝하여 상기 층간절연막의 상부면을 노출시키는 제 1 개구부를 갖는 하드마스크 패턴을 형성한 후, 상기 제 1 개구부 측벽에 스페이서를 형성하는 단계를 포함한다. 이후, 상기 하드마스크 패턴 및 상기 스페이서를 식각 마스크로 사용하여 상기 층간절연막을 패터닝함으로써, 층간절연막 패턴을 형성한다.
이때, 상기 층간절연막은 유기 중합체(organic polymer), 불소 첨가된 산화막(fluorine-doped oxide), 탄소 첨가된 산화막(carbon-doped oxide) 및 실리콘 산화막 중의 적어도 한가지로 형성하는 것이 바람직하다. 또한, 상기 층간절연막은 차례로 적층된 하부 층간절연막, 층간 식각정지막 및 상부 층간절연막으로 형성할 수도 있는데, 이 경우 상기 상부 층간절연막 및 상기 하부 층간절연막은 유기 중합체, 불소 첨가된 산화막, 탄소 첨가된 산화막 및 실리콘 산화막 중의 적어도 한가지로 형성하는 것이 바람직하다.
이때, 상기 층간절연막을 패터닝하는 단계는 상기 상부 층간절연막 및 층간 식각정지막을 차례로 패터닝하여, 상기 도전 패턴 상부의 상기 하부 층간절연막을 노출시키는 제 2 개구부를 형성하는 단계를 포함하는 것이 바람직하다. 이후, 상기 제 1 및 제 2 개구부를 통해 각각 노출된 상기 상부 및 하부 층간절연막을 식각함으로써, 상기 제 1 및 제 2 개구부 하부에, 각각 제 3 개구부를 갖는 상부 층간절연막 패턴 및 비아홀을 갖는 하부 층간절연막 패턴을 형성한다. 이때, 상기 제 2 개구부는 상기 제 1 개구부를 통해 노출된 상기 상부 층간절연막을 관통하도록 형성한다.
상기 하드마스크막은 상기 층간절연막에 대해 식각 선택비를 갖는 물질막으로 형성하며, 바람직하게는 실리콘 산화물, 실리콘 질화물, 탄화규소, 실리콘, 금속 산화물, 금속 질화물 및 금속 중의 적어도 한가지 물질막으로 형성한다. 또한, 상기 스페이서는 상기 하드마스크막과 동일한 물질막으로 형성하는 것이 바람직하다.
상기 상부 및 하부 층간절연막 패턴은 상기 하드마스크 패턴을 식각마스크로 사용한 전면 식각의 방법에 의해 동시에 형성하는 것이 바람직하다. 또한, 바람직하게는 상기 층간절연막을 패터닝한 후, 상기 하드마스크 패턴을 제거하는 단계를 더 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 2a 내지 도 7a 및 도 2b 내지 도 7b는 본 발명의 바람직한 실시예에 따른 층간절연막 패턴 형성 방법을 나타내는 공정 단면도들이다. 도 2b 내지 도 7b는 각각 도 2a 내지 도 7a에 도시된 도전 패턴(110)을 수직하게 지나는 단면을 나타내는 공정 단면도들이다.
도 2a 및 도 2b를 참조하면, 반도체기판 상에 차례로 적층된 절연막(100) 및 소정 방향으로 배치된 도전 패턴(110)을 형성한다. 상기 도전 패턴(110)은 알루미늄, 구리, 텅스텐 및 다결정 실리콘과 같은 도전성 물질로 형성하는 것이 바람직하다. 또한, 상기 절연막(100)은 상기 반도체기판에 형성된, 트랜지스터의 게이트 패턴 등과 같은 또다른 도전 패턴을 덮을 수 있다.
상기 도전 패턴(110)을 포함하는 반도체기판 전면에, 하부 층간절연막(130), 층간 식각정지막(140), 상부 층간절연막(150), 하부 하드마스크막(160), 상부 하드마스크막(도시하지 않음) 및 제 1 포토레지스트 패턴(180)을 차례로 형성한다.
상기 하부 층간절연막(130) 및 상기 상부 층간절연막(150)은 저유전상수를 갖는 물질막으로 형성하는 것이 바람직하다. 바람직하게는, 상기 상부 및 하부 층간절연막(130, 150)은 유기 중합체(organic polymer)로 형성하는 것이 바람직하며, 불소 첨가된 산화막(fluorine-doped oxide), 탄소 첨가된 산화막(carbon-doped oxide) 및 실리콘 산화막로 형성할 수도 있다. 상기 층간절연막들을 상기 유기 중합체로 형성함으로써, 종래 기술에서 언급한 산화막 식각에 따른 경사진 측벽의 문제를 해결할 수 있다. 왜냐하면, 상기 유기 중합체는 이방성 식각 공정에서 측벽을 수직하게 형성하기 쉬운 물질이기 때문이다. 또한, 상기 유기 중합체는 저유전상수를 갖는 물질로서 반도체 장치의 조밀화 추세에 따른 문제를 극복하기에도 적합한 물질이다.
또한, 상기 층간 식각정지막(140)은 상기 상부 및 하부 층간절연막(130, 150) 사이에 개재되며, 이들과 식각 선택비를 갖는 물질막인 것이 바람직하다. 하지만, 상기 하부 층간절연막(130) 형성한 후, 상기 층간 식각정지막(140)을 형성하지 않고 상기 상부 층간절연막(150)을 형성할 수도 있다.
상기 하부 하드마스크막(160)은 상기 상부 층간절연막(150)의 특성 변화를 방지할 수 있는 물질막인 것이 바람직하다. 이를 위해, 상기 하부 하드마스크막(160)은 실리콘 산화막으로 형성하는 것이 바람직하다. 하지만, 상기 하부 하드마스크막(160)은 실리콘 질화물, 탄화규소, 실리콘, 금속 산화물, 금속 질화물 및 금속 등의 물질로 형성할 수도 있다.
상기 상부 하드마스크막은 상기 하부 하드마스크막(160)에 대해 식각 선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 이를 위해, 상기 하부 하드마스크막(160)이 실리콘 산화막인 경우 상기 상부 하드마스크막은 실리콘 질화막으로 형성하는 것이 바람직하다. 하지만, 상기 상부 하드마스크막 역시 다른 물질을 사용하여 형성할 수도 있다.
이에 더하여, 상기 하부 층간절연막(130)을 형성하기 전에, 상기 도전 패턴(110)을 포함하는 반도체기판 전면에 하부 식각정지막(120)을 더 형성할 수도 있다.
상기 제 1 포토레지스트 패턴(180)은 상기 상부 하드마스크막의 상부면을 노출시키는 개구부를 갖는다. 이때, 상기 개구부는 상기 도전 패턴(110)의 상부에 형성될 또다른 도전 패턴을 정의하는 역할을 한다. 이에 따라, 상기 개구부는, 평면적으로 볼 때, 라인(line) 형태를 가지며, 적어도 한 영역 이상에서 상기 도전 패턴(110)과 교차한다. 상기 도전 패턴(110)과 상기 개구부가 교차하는 영역들 중 일부에는 후속 공정들을 통해, 서로 다른 층의 도전 패턴을 연결하는 비아(via)가 형성된다.
이후, 상기 개구부를 포함하는 제 1 포토레지스트 패턴(180)을 마스크로 사용하여 상기 상부 하드마스크막을 패터닝함으로써, 제 1 개구부(171)를 갖는 상부 하드마스크 패턴(170)을 형성한다.
도 3a 및 도 3b를 참조하면, 상기 제 1 포토레지스트 패턴(180)을 제거한 후, 그 결과물 전면에 스페이서 절연막을 형성한다. 이후, 상기 스페이서 절연막을 이방성 식각하여 상기 하부 하드마스크막(160)을 노출시킴으로써, 상기 제 1 개구부(171)의 측벽에 스페이서(190)를 형성한다.
상기 스페이서 절연막은 화학 기상 증착의 방법을 통해 콘포말하게 형성하는 것이 바람직하다. 이때, 상기 스페이서(190)는 상기 상부 하드마스크 패턴(170)을 제거하는 후속 공정에서 함께 제거되도록, 상기 상부 하드마스크 패턴(170)과 비슷한 식각 속도를 갖는 물질막으로 형성한다. 이를 위해, 상기 스페이서(190)는 상기 상부 하드마스크 패턴(170)과 동일한 물질막으로 형성하는 것이 바람직하다.
한편, 상기 제 1 개구부(171)는 상기 제 1 포토레지스트 패턴(180)을 사용한 사진 공정을 통해 형성되므로, 구현할 수 있는 상기 제 1 개구부(171)의 최소 폭은 한계를 갖는다. 이에 비해, 상기 화학 기상 증착의 방법은, 이 방법에 의해 형성되는 물질막의 두께를 엄밀하게 조절하는 것이 일반적으로 가능한 기술이다. 따라서,상기 화학 기상 증착의 단계를 통해 형성된 상기 스페이서(190)는 그 적층된 두께만큼 상기 제 1 개구부(171)의 폭을 정확하게 감소시킬 수 있다. 그 결과, 상기한 사진 공정의 기술적 한계를 극복하여, 더 작은 폭을 갖는 물질막 패턴을 형성할 수 있다.
도 4a 및 도 4b를 참조하면, 상기 스페이서(190)를 포함하는 반도체기판 전면에 제 2 포토레지스트막을 형성한다. 상기 제 2 포토레지스트막을 패터닝하여 소정영역에서 상기 제 1 개구부(171)의 하부면, 즉 상기 하부 하드마스크막(160)의 상부면을 노출시키는 제 2 포토레지스트 패턴(200)을 형성한다. 이때, 상기 제 2 포토레지스트 패턴(200)은 서로 다른 층에 배치되는 도전 패턴들을 연결하는 비아홀을 정의하는 역할을 한다. 이에 따라, 상기 제 2 포토레지스트 패턴(200)은 비아홀 형성을 위한 레티클(reticle)을 사용하여 패터닝되며, 그 결과 원형의 개구부를 갖는다. 바람직하게는, 상기 제 2 포토레지스트 패턴(200)에 포함된 개구부는 상기 제 1 개구부(171) 상에 형성된다.
이후, 상기 제 2 포토레지스트 패턴(200)을 식각 마스크로 사용하여, 상기 노출된 하부 하드마스크막(160) 및 그 하부의 상기 상부 층간절연막(150)을 차례로 패터닝한다. 이에 따라, 상기 하부 하드마스크막(160) 및 상기 상부 층간절연막(150)을 관통하여, 상기 층간 식각정지막(140)을 노출시키는 제 2 개구부(300)가 형성된다.
상기 제 2 개구부(300) 형성을 위한 패터닝 공정은 이방성 식각의 방법으로 실시하는 것이 바람직하며, 이때, 상기 상부 하드마스크 패턴(170) 및 상기 스페이서(190)가 식각 마스크로 사용된다.
도 5a 및 도 5b를 참조하면, 상기 제 2 포토레지스트 패턴(200)을 제거한다. 이후, 상기 제 2 개구부(300) 형성 공정에서 식각되지 않은, 상기 제 1 개구부(171) 하부면에 노출된 상기 하부 하드마스크막(160)을 패터닝하여, 하부 하드마스크 패턴(165)을 형성한다. 이에 따라, 상기 제 1 개구부(171)의 하부에서는, 도 5b에 도시한 바와 같이, 상기 하부 하드마스크막(160)이 제거된다. 그 결과, 상기 하부 하드마스크 패턴(165)은 상기 제 1 개구부(171) 및 그 측벽에 형성된 상기 스페이서(190)에 의해 정의되는, 라인 형태의 트렌치를 갖는다.
상기 하부 하드마스크막(160) 식각 공정은 상기 상부 하드마스크 패턴(170) 및 상기 스페이서(190)를 식각 마스크로 사용한 전면 식각의 방법으로 실시한다. 이에 따라, 상기 제 2 개구부(300)를 통해 노출된 상기 층간 식각정지막(140) 역시 함께 식각되어, 상기 하부 층간절연막(130)의 상부면을 노출시키는 층간 식각정지막 패턴(145)을 형성한다. 이때, 상기 하부 하드마스크 패턴(165) 형성을 위한 패터닝 공정은 상기 하부 및 상부 층간절연막(130, 150)에 대해 선택비를 갖는 식각 레서피를 사용하여 실시하는 것이 바람직하다.
도 6a 및 도 6b를 참조하면, 상기 하부 하드마스크 패턴(165)을 포함하는 반도체기판에 대하여, 상기 상부 층간절연막(150)을 식각하는 식각 레서피로 전면 식각 공정을 실시한다. 이에 따라, 상기 제 1 및 제 2 개구부(171, 300)를 통해 노출되는 상기 상부 및 하부 층간절연막(150, 130)은 동시에 식각되어, 상부 층간절연막 패턴(155) 및 하부 층간절연막 패턴(135)을 형성한다.
이때, 상기 하부 층간절연막 패턴(135)은, 상기 도전 패턴(110)의 상부에서 상기 하부 식각정지막(120)의 상부면을 노출시키는 제 3 개구부(400)를 포함한다. 상기 제 3 개구부(400)는 앞서 설명한 서로 다른 층에 배치되는 도전 패턴들을 연결하기 위한 비아 홀의 역할을 한다. 이를 위해, 상기 제 3 개구부(400)를 통해 노출된 상기 하부 식각정지막(120)을 더 식각하여, 상기 도전 패턴(110)의 상부면을 노출시키는 하부 식각정지막 패턴(125)을 형성한다. 상기 하부 식각정지막 패턴(125) 형성을 위한 식각 공정에 의해, 상기 제 2 개구부(300) 내의 상기 층간 식각정지막 패턴(145)을 제거하는 것이 바람직하다.
한편, 앞서 설명한 것처럼, 상기 상부 및 하부 층간절연막(130, 150)은 유기 중합체로 형성됨으로써, 상기 층간절연막 패터닝 공정에서 수직한 측벽을 쉽게 형성한다. 이에 따라, 상기 제 2 및 제 3 개구부(300, 400) 폭의 불필요한 감소 문제를 최소화할 수 있다.
도 7a 및 도 7b를 참조하면, 상기 하부 식각정지막 패턴(125)을 포함하는 반도체기판에 대해, 상기 상부 하드마스크 패턴(170), 스페이서(190) 및 하부 하드마스크 패턴(165)을 제거하기 위한 식각 공정을 실시한다. 상기 식각 공정은 상기 상부 및 하부 층간절연막 패턴(135, 155), 층간 식각정지막 패턴(145), 하부 식각 정지막 패턴(125) 및 도전 패턴(110)에 대해 선택비를 갖는 식각 레서피를 사용하여 실시하는 것이 바람직하다. 이에 더하여, 상기 식각 공정은 플라즈마를 사용하는 이방성 식각 공정에 따른 식각 손상을 최소화하기 위해, 등방성 식각의 방법으로 실시하는 것이 바람직하다.
상기 하부 하드마스크 패턴(165)이 제거된 반도체기판 전면에, 상부 도전막을 형성한다. 이어서, 상기 상부 층간절연막 패턴(155)이 노출될 때까지, 상기 상부 도전막을 전면식각하여 상부 도전 패턴(500)을 형성한다. 상기 상부 도전 패턴(500)은, 앞서 설명한 것처럼 비아홀의 역할을 하는 상기 제 3 개구부(400)를 통해 상기 도전 패턴(110)에 연결된다. 또한, 상기 상부 도전 패턴(500)은 상기 상부 층간절연막 패턴(155)에 의해 둘러싸인 라인 형태의 트렌치를 채움으로써, 반도체 장치의 배선으로서의 기능을 한다. 이때, 상기 상부 도전 패턴(500)은 반도체 장치의 고속 동작을 위해, 구리를 사용하여 형성하는 것이 바람직하다.
본 발명에 따르면, 스페이서를 식각 마스크로 사용하면서 유기 중합체를 층간절연막으로 사용한다. 상기 스페이서를 식각 마스크로 사용함으로써, 층간절연막에 미세한 개구부를 형성할 수 있으며, 그 결과 반도체 장치의 고집적화를 달성할 수 있다. 또한, 수직하게 패터닝되기 쉬운 상기 유기 중합체를 층간절연막으로 사용함으로써, 상기 스페이서를 식각마스크로 사용함으로써 미세하게 형성된 개구부를 최대한 효과적으로 사용할 수 있다.

Claims (11)

  1. 반도체기판 상에 도전 패턴을 형성하는 단계;
    상기 도전 패턴을 포함하는 반도체기판 전면에, 차례로 적층된 층간절연막 및 하드마스크막을 형성하는 단계;
    상기 하드마스크막을 패터닝하여, 상기 층간절연막의 상부면을 노출시키는 제 1 개구부를 갖는 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴의 제 1 개구부 측벽에 스페이서를 형성하는 단계; 및
    상기 하드마스크 패턴 및 상기 스페이서를 식각 마스크로 사용하여 상기 층간절연막을 패터닝함으로써, 상기 도전 패턴의 상부면을 노출시키는 단계를 포함하는 것을 특징으로 하는 층간절연막 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 층간절연막은 차례로 적층된 하부 층간절연막, 층간 식각정지막 및 상부 층간절연막으로 형성하는 것을 특징으로 하는 층간절연막 패턴 형성 방법.
  3. 제 1 항에 있어서,
    상기 층간절연막은 유기 중합체, 불소 첨가된 산화막(fluorine-doped oxide), 탄소 첨가된 산화막(carbon-doped oxide) 및 실리콘 산화막 중의 적어도 한가지로 형성하는 것을 특징으로 하는 층간절연막 패턴 형성 방법.
  4. 제 2 항에 있어서,
    상기 상부 층간절연막 및 상기 하부 층간절연막은 유기 중합체, 불소 첨가된 산화막, 탄소 첨가된 산화막 및 실리콘 산화막 중의 적어도 한가지로 형성하는 것을 특징으로 하는 층간절연막 패턴 형성 방법.
  5. 제 1 항에 있어서,
    상기 하드마스크막은 상기 층간절연막에 대해 식각 선택비를 갖는 물질막으로 형성하는 것을 특징으로 하는 층간절연막 패턴 형성 방법.
  6. 제 1 항에 있어서,
    상기 하드마스크막은 실리콘 산화물, 실리콘 질화물, 탄화규소, 실리콘, 금속 산화물, 금속 질화물 및 금속 중의 적어도 한가지 물질막으로 형성하는 것을 특징으로 하는 층간절연막 패턴 형성 방법.
  7. 제 1 항에 있어서,
    상기 스페이서는 상기 하드마스크막과 동일한 물질막으로 형성하는 것을 특징으로 하는 층간절연막 패턴 형성 방법.
  8. 제 2 항에 있어서,
    상기 층간절연막을 패터닝하는 단계는
    상기 상부 층간절연막 및 층간 식각정지막을 차례로 패터닝하여, 상기 도전 패턴 상부의 상기 하부 층간절연막을 노출시키는 제 2 개구부를 형성하는 단계; 및
    상기 제 1 및 제 2 개구부 하부에 각각 노출된 상기 상부 및 하부 층간절연막을 식각함으로써, 상기 제 1 및 제 2 개구부 하부에 각각 제 3 개구부를 갖는 상부 층간절연막 패턴 및 비아홀을 갖는 하부 층간절연막 패턴을 형성하는 단계를 포함하는 층간절연막 패턴 형성 방법.
  9. 제 8 항에 있어서,
    상기 제 2 개구부는 상기 제 1 개구부를 통해 노출된 상기 상부 층간절연막을 관통하도록 형성하는 것을 특징으로 하는 층간절연막 패턴 형성 방법.
  10. 제 8 항에 있어서,
    상기 상부 및 하부 층간절연막 패턴은 상기 하드마스크 패턴을 식각마스크로 사용한 전면 식각의 방법으로 동시에 형성하는 것을 특징으로 하는 층간절연막 패턴 형성 방법.
  11. 제 1 항에 있어서,
    상기 층간절연막을 패터닝한 후, 상기 하드마스크 패턴을 제거하는 단계를 더 포함하는 층간절연막 패턴 형성 방법.
KR10-2002-0001470A 2002-01-10 2002-01-10 층간절연막 패턴 형성 방법 KR100432885B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0001470A KR100432885B1 (ko) 2002-01-10 2002-01-10 층간절연막 패턴 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0001470A KR100432885B1 (ko) 2002-01-10 2002-01-10 층간절연막 패턴 형성 방법

Publications (2)

Publication Number Publication Date
KR20030061100A KR20030061100A (ko) 2003-07-18
KR100432885B1 true KR100432885B1 (ko) 2004-05-22

Family

ID=32217597

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0001470A KR100432885B1 (ko) 2002-01-10 2002-01-10 층간절연막 패턴 형성 방법

Country Status (1)

Country Link
KR (1) KR100432885B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100859480B1 (ko) * 2006-12-29 2008-09-24 동부일렉트로닉스 주식회사 반도체 장치 및 그 제조 방법
KR101536324B1 (ko) * 2009-03-26 2015-07-14 삼성전자주식회사 절연막 패턴 형성 방법

Also Published As

Publication number Publication date
KR20030061100A (ko) 2003-07-18

Similar Documents

Publication Publication Date Title
JPH09181180A (ja) 半導体集積回路及びその製造方法
US5593921A (en) Method of forming vias
JP4057083B2 (ja) 半導体集積回路の製造方法
KR0176199B1 (ko) 반도체 소자의 접촉창 형성방법
US5895269A (en) Methods for preventing deleterious punch-through during local interconnect formation
KR100303366B1 (ko) 반도체 소자의 배선 형성방법
KR100432885B1 (ko) 층간절연막 패턴 형성 방법
KR100909174B1 (ko) 듀얼 다마신 패턴 형성 방법
KR20020074551A (ko) 반도체 장치의 배선 형성 방법
KR100807026B1 (ko) 반도체 장치 제조 방법
KR100361210B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100429008B1 (ko) 반도체 장치의 콘택 홀 형성 방법
KR100315457B1 (ko) 반도체 소자의 제조 방법
KR940011731B1 (ko) 개구부의 형성방법
KR100772077B1 (ko) 반도체 소자의 콘택홀 형성방법
CN118098936A (zh) 半导体结构的制作方法、掩膜结构及半导体结构
KR100399934B1 (ko) 반도체장치의콘택형성방법
KR20040059935A (ko) 반도체 소자의 금속 비트라인 형성방법
KR100456421B1 (ko) 반도체 소자의 제조 방법
US6277734B1 (en) Semiconductor device fabrication method
KR100923763B1 (ko) 반도체 소자의 콘택홀 형성 방법
JPH0481323B2 (ko)
KR20020049373A (ko) 반도체 소자의 제조방법
KR20000003342A (ko) 반도체 장치의 자기정렬 콘택홀 형성방법
KR20020058429A (ko) 반도체소자의 배선 및 그 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070418

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee