KR100859480B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100859480B1
KR100859480B1 KR1020060137359A KR20060137359A KR100859480B1 KR 100859480 B1 KR100859480 B1 KR 100859480B1 KR 1020060137359 A KR1020060137359 A KR 1020060137359A KR 20060137359 A KR20060137359 A KR 20060137359A KR 100859480 B1 KR100859480 B1 KR 100859480B1
Authority
KR
South Korea
Prior art keywords
oxide film
insulating film
film
fluorine
doped oxide
Prior art date
Application number
KR1020060137359A
Other languages
English (en)
Other versions
KR20080062062A (ko
Inventor
황종택
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020060137359A priority Critical patent/KR100859480B1/ko
Priority to US11/873,916 priority patent/US7977792B2/en
Priority to TW096139398A priority patent/TW200828439A/zh
Priority to CN200710165196A priority patent/CN100593851C/zh
Publication of KR20080062062A publication Critical patent/KR20080062062A/ko
Application granted granted Critical
Publication of KR100859480B1 publication Critical patent/KR100859480B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832Multiple layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222Capacitive arrangements or effects of, or between wiring layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • H01L23/53295Stacked insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

확산방지막을 가지는 반도체 장치를 제공한다. 이 장치는 제 1 절연막과, 제 1 절연막 상에 형성된 확산방지막 및 확산방지막 상에 형성된 불소도우프된 절연막을 포함한다. 본 발명에서 제 1 절연막은 OH기를 함유하는 산화막일 수 있다. 확산방지막은 불소 원소가 제 1 절연막으로 확산되는 것을 억제하여, 불소원자와 OH기가 반응하는 것을 방지함으로써 절연막 내에 기포 형성 및 산화막과 금속의 부식을 막을 수 있다.
불소, OH기, 확산방지

Description

반도체 장치 및 그 제조 방법{Semiconductor Device and Method of Fabricating the same}
도 1은 종래기술에 따른 반도체 장치의 단면도.
도 2는 본 발명의 구현예에 따른 반도체 장치의 단면도.
도 3 내지 도 5는 본 발명의 구현예에 따른 반도체 장치의 제조공정을 설명하기 위한 공정단면도.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 불소도우프된 절연막을 사용하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 미세화에 따라, 배선층의 배선 간격은 축소되고, 배선간의 기생 커패시턴스 증가로 인해 신호 전달이 지연되고 혼신이 발생하는 문제가 증폭되고 있다. 이를 개선하기 위하여 최근 배선 패턴들 사이의 갭필 및 절연에 사용되는 층간절연막으로서 저유전상수 물질(low-k dielectric)을 사용하는 기술이 소개되었다.
배선 간의 좁은 공간의 갭필 특성이 우수하면서, 저유전상수를 가지는 대표 적인 절연막으로 불소가 도우프된 산화막을 예로 들 수 있다. 불소 도우프된 산화막은 도우프되지 않은 실리콘 산화막에 비해 유전상수가 낮아 배선의 신호지연을 억제할 수 있고, 좁은 폭의 공간에 갭필 특성이 우수하여 배선간 층간절연막으로 사용되고 있다.
도 1은 종래의 반도체 장치의 단면도를 나타낸 도면이다.
도 1을 참조하면, 종래의 반도체 장치는 기판(10) 상에 제 1 절연막(12)이 형성되고, 제 1 절연막(12) 상에 복수개의 배선 패턴(14)으로 구성된 배선층이 형성된다. 제 1 절연막(12)은 하부의 배선 패턴 또는 단위 소자들과 배선 패턴(14)의 층간 절연을 위해 사용된다. 배선 패턴(14) 사이의 갭 영역을 채우는 불소 도우프된 산화막(16)이 제 1 절연막(12) 상에 형성된다.
일반적으로 반도체 장치에서 배선층 하부의 층간절연막 또는 캐핑층으로 조직이 치밀하면서 어느 정도 평탄화특성을 가지는 TEOS막을 주로 사용하고 있다. TEOS막은 내부에 OH기를 포함한다.
도시된 것과 같이, 불소 도우프된 산화막(16)이 OH기를 포함하는 절연막과 접하는 경우, 확산성이 우수한 불소 원자와 OH기가 반응하여 부식성이 강한 HF를 생성할 수 있다. 이 때 생성된 HF는 절연막 내에 기포를 형성하거나 금속 및 산화막을 부식시키는 문제를 유발한다.
본 발명이 이루고자 하는 기술적 과제는 종래기술의 문제점을 해결하기 위하여 불소 원소와 OH기의 반응을 막을 수 있는 구조의 반도체 장치 및 그 제조 방 법을 제공하는데 있다.
기술적 과제를 달성하기 위하여 본 발명은 확산방지막을 가지는 반도체 장치를 제공한다. 이 장치는 제 1 절연막과, 제 1 절연막 상에 형성된 확산방지막 및 확산방지막 상에 형성된 불소도우프된 절연막을 포함한다. 본 발명에서 제 1 절연막은 OH기를 함유하는 산화막일 수 있다. 확산방지막은 불소 원소가 제 1 절연막으로 확산되는 것을 억제하여, 불소원자와 OH기가 반응하는 것을 방지함으로써 절연막 내에 기포 형성 및 산화막과 금속의 부식을 막을 수 있다.
본 발명은 또한 확산방지막을 가지는 반도체 장치의 제조 방법을 제공한다. 이 방법은 제 1 절연막을 형성하는 단계와, 제 1 절연막 상에 확산방지막을 형성하는 단계와, 확산방지막 상에 불소도우프된 절연막을 형성하는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 구현예를 상세하게 설명한다.
구현예
도 2는 본 발명의 구현예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2를 참조하면, 반도체 기판(50) 상에 제 1 절연막(52)이 형성되어 있고, 제 1 절연막(52) 상에 복수개의 배선 패턴들(54)로 구성된 배선층이 형성되어 있다. 제 1 절연막(52)는 하부 구조물과 배선층의 전기적 절연을 위해 형성된 층간 절연막이거나, 배선층 하부에 형성되는 게이트 전극의 캐핑층일 수도 있다.
배선 패턴들(54)은 고집적화에 따라 간격이 점점 축소되고 있으며, 빠른 동작속도가 요구되는 고성능 반도체 장치에서 배선 패턴들 사이의 기생 커패시터를 최소화할 필요가 있다. 이를 위하여, 배선 패턴들(54)의 전기적 절연 및 평탄화, 그리고 다층 배선층 형성을 위한 층간 절연막으로서 불소도우프된 절연막(60)이 배선 패턴들(54) 사이의 갭에 채워져 있다.
본 발명의 반도체 장치는, 배선 패턴들(54) 및 배선 패턴들 사이의 갭 영역에 콘포말한 확산방지막(56c,56n)이 형성되어 있다. 확산방지막(56c, 56n)은 하부의 제 1 절연막(52)와 상부의 불소도우프된 절연막(60) 사이에 개재되어 불소도우프된 절연막(60)의 불소 원자가 제 1 절연막(52)로 확산되는 것을 억제한다.
확산방지막은 질소 도우프된 산화막(56n)을 포함할 수 있다. 질소 도우프된 산화막(56n)은 밀도가 높고 단단한 성질을 갖기 때문에 불소원자가 도우프된 산화막(56n)을 통과하여 제 1 절연막(52)으로 이동하는 것을 억제할 수 있다.
질소 도우프된 산화막(56n)은 실리콘 산화막에 비해 유전상수가 높은 단점이 있다. 따라서, 질소 도우프된 산화막(56n)은 불소의 확산을 방지하는 목적에 충분한 정도의 최소 두께로 형성되는 것이 바람직하다.
유전상수의 증가를 억제하고 불소의 확산을 방지할 수 있는 물질로 탄소 도우프된 산화막(56c)을 질소 도우프된 산화막(56n)과 적층하여 확산방지막으로 사용할 수도 있다. 탄소 도우프된 산화막(56c)은 저유전상수 물질로서 불소의 확산을 억제할 수 있기 때문에, 탄소 도우프된 산화막(56c) 및 질소 도우프된 산화막(56n)이 적층된 확산방지막은 제 1 절연막(52)으로 향하는 불소의 확산을 방지하고, 유전상수의 증가를 억제하는 효과가 있다.
질소 도우프된 산화막(56n)은 약 300Å 두께로 형성하는 것이 바람직하며, 탄소 도우프된 산화막(56c)은 약 200Å 두께로 형성하는 것이 바람직하다.
배선층과 하부 구조물과 사이의 층간절연막 또는 게이트 전극의 캐핑층으로 OH기를 함유한 TEOS막이 사용될 때, 종래에는 불소 도우프된 절연막과 OH기를 함유한 절연막이 접하여 불소원자와 OH기의 반응으로 절연막 내에 기포가 발생하거나, HF에 의한 산화막 및 금속이 부식되는 문제가 있었다. 그러나, 본 발명의 반도체 장치는 불소 도우프된 절연막(60)과 OH기가 함유된 제 1 절연막(54) 사이에 확산방지막이 개재되어 불소 원자의 제 1 절연막(54)으로 확산되는 것을 억제할 수 있다.
도 3 내지 도 5는 본 발명의 구현예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정단면도이다.
도 3을 참조하면, 반도체 기판(50) 상에 제 1 절연막(52)을 형성하고, 제 1 절연막(52) 상에 복수개의 배선 패턴들(54)로 구성된 배선층을 형성한다. 제 1 절연막(52)은 OH기가 함유된 절연막일 수 있다. 예컨대, 제 1 절연막(52)은 TEOS막일 수 있다.
배선 패턴들(54)가 형성된 기판의 전면에 산화막(56)을 콘포말하게 형성한다. 산화막(56)은 배선 패턴들(54) 사이의 갭 영역에서 제 1 절연막(52)을 덮는다.
도 4를 참조하면, 산화막(56)에 탄소 이온(58c)을 주입하여 산화막(56)의 일부를 탄소 도우프된 산화막(56c)으로 변환한다. 예컨대, 산화막(56)은 약 500Å의 두께로 형성할 수 있으며, 탄소 도우프된 산화막(56c)은 약 200Å 두께의 산화막(56)에 탄소를 주입하여 형성할 수 있다. 이 경우의 탄소 이온 주입 조건은 200 내지 450 keV 에너지, 2×1013 atoms/cm2 내지 2×1014 atoms/cm2 의 도우즈일 수 있다.
도 5를 참조하면, 탄소 도우프된 산화막(56c) 상부의 산화막(56)에 질소 이온(58n)을 주입하여 질소 도우프된 산화막(56n)으로 변환한다. 질소 도우프된 산화막(56n)은 불소의 확산방지에 충분한 정도의 최소 두께로 형성하는 것이 바람직하다. 본 실시예에서는 질소 도우프된 산화막(56n)의 두께를 300Å으로 정하였으나, 이는 후속 공정 및 장치 사용시 확산 조건 및 불소의 함유량 등에 따른 불소확산방지에 필요한 두께로 조절할 수 있다. 예컨대, 질소 이온주입 조건은 150 내지 350 keV 에너지, 5×1013 atoms/cm2 내지 5×1014 atoms/cm2 의 도우즈일 수 있다.
실질적으로 질소 도우프된 산화막(56n)이 확산방지막으로 기능하며, 탄소 도우프된 산화막(56c)은 질소 도우프된 산화막(56c)에 의한 금속 배선간의 유전 상수 증가를 억제하기 위한 목적으로 사용될 수 있다.
계속해서, 확산 방지막 상에 불소 도우프된 산화막(60)을 형성하여 배선 패턴들(54) 사이의 갭을 채운다. 불소 도우프된 산화막(60)은 유전 상수가 낮아 배선 패턴들 간의 기생 커패시턴스가 낮출 뿐 아니라, 유동성이 좋기 때문에 배선 패턴들(54) 사이의 좁은 공간도 효적으로 채울 수 있다.
본 발명에 따르면, 불소 도우프된 산화막과 OH기를 함유하는 산화막 사이에 확산방지막이 형성되어 불소 원자가 OH기와 반응하는 것을 막을 수 있다.
불소 원자와 OH기의 반응이 막음으로써 HF 생성을 억제할 수 있어, 종래와 같은 절연막 내의 기포 발생 및 산화막 및 금속의 부식을 막을 수 있어 배선층 및 층간 절연막의 신뢰성을 확보할 수 있다.

Claims (12)

  1. 반도체 기판 상에 형성된 제 1 절연막;
    상기 제1 절연막 상에 형성된 복수 개의 금속 배선 패턴들;
    상기 제 1 절연막 및 상기 복수 개의 금속 배선 패턴들 표면 상에 형성된 탄소 도우핑된 산화막;
    상기 탄소 도우핑된 산화막 상에 형성된 질소 도우핑된 산화막; 및
    상기 질소 도우핑된 산화막이 형성된 상기 복수 개의 금속 배선 패턴들 사이의 갭들에 채워진 불소 도우핑된 절연막을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에서,
    상기 제 1 절연막은 OH기를 함유한 절연막인 것을 특징으로 하는 반도체 장치.
  3. 제2항에서,
    상기 제 1 절연막은 TEOS막인 것을 특징으로 하는 반도체 장치.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 반도체 기판 상에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 상에 복수 개의 배선 패턴들을 형성하는 단계
    상기 복수 개의 배선들이 형성된 상기 제1 절연막 전면에 제1 산화막을 형성하는 단계;
    상기 제1 산화막 전면에 탄소 이온을 도핑하여 상기 제1 산화막의 전체 두께 중 일부에 탄소 도핑된 산화막을 형성하는 단계;
    상기 탄소 도핑된 산화막 상부의 제1 산화막에 질소 이온을 도핑하여 상기 탄소 도핑된 산화막 상부의 제1 산화막에 질소 도핑된 산화막을 형성하는 단계; 및
    상기 질소 도우핑된 산화막이 형성된 상기 복수 개의 금속 배선 패턴들 사이의 갭들에 불소 도우핑된 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에서, 상기 제1 절연막을 형성하는 단계는,
    상기 반도체 기판 상에 OH기를 함유하는 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에서, 상기 제1 절연막을 형성하는 단계는,
    상기 반도체 기판 상에 TEOS막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제8항에 있어서,
    상기 제1 산화막은 500Å의 두께로 형성되며, 상기 탄소 도핑된 산화막은 상기 제1 산화막의 두께 중 하부로부터 300Å를 갖도록 형성되며, 상기 질소 도핑된 산화막은 상기 탄소 도핑된 산화막 상부에 200Å의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 삭제
KR1020060137359A 2006-12-29 2006-12-29 반도체 장치 및 그 제조 방법 KR100859480B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020060137359A KR100859480B1 (ko) 2006-12-29 2006-12-29 반도체 장치 및 그 제조 방법
US11/873,916 US7977792B2 (en) 2006-12-29 2007-10-17 Semiconductor device
TW096139398A TW200828439A (en) 2006-12-29 2007-10-19 Semiconductor device and fabrication method thereof
CN200710165196A CN100593851C (zh) 2006-12-29 2007-11-08 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060137359A KR100859480B1 (ko) 2006-12-29 2006-12-29 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20080062062A KR20080062062A (ko) 2008-07-03
KR100859480B1 true KR100859480B1 (ko) 2008-09-24

Family

ID=39582685

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060137359A KR100859480B1 (ko) 2006-12-29 2006-12-29 반도체 장치 및 그 제조 방법

Country Status (4)

Country Link
US (1) US7977792B2 (ko)
KR (1) KR100859480B1 (ko)
CN (1) CN100593851C (ko)
TW (1) TW200828439A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9478437B2 (en) * 2011-06-01 2016-10-25 Applied Materials, Inc. Methods for repairing low-k dielectrics using carbon plasma immersion
US9558999B2 (en) 2013-09-12 2017-01-31 Globalfoundries Inc. Ultra-thin metal wires formed through selective deposition
CN113517219A (zh) * 2020-04-09 2021-10-19 中国科学院微电子研究所 金属刻蚀后防止金属腐蚀的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6451687B1 (en) 2000-11-24 2002-09-17 Chartered Semiconductor Manufacturing Ltd. Intermetal dielectric layer for integrated circuits
KR20030061100A (ko) * 2002-01-10 2003-07-18 삼성전자주식회사 층간절연막 패턴 형성 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5943585A (en) 1997-12-19 1999-08-24 Advanced Micro Devices, Inc. Trench isolation structure having low K dielectric spacers arranged upon an oxide liner incorporated with nitrogen
US6472336B1 (en) * 2000-02-23 2002-10-29 Advanced Micro Devices, Inc. Forming an encapsulating layer after deposition of a dielectric comprised of corrosive material
US6531407B1 (en) * 2000-08-31 2003-03-11 Micron Technology, Inc. Method, structure and process flow to reduce line-line capacitance with low-K material
JP3967567B2 (ja) 2001-07-30 2007-08-29 株式会社東芝 半導体装置およびその製造方法
US6812043B2 (en) 2002-04-25 2004-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a carbon doped oxide low-k insulating layer
JP2006278493A (ja) 2005-03-28 2006-10-12 Oki Electric Ind Co Ltd 半導体装置とその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6451687B1 (en) 2000-11-24 2002-09-17 Chartered Semiconductor Manufacturing Ltd. Intermetal dielectric layer for integrated circuits
KR20030061100A (ko) * 2002-01-10 2003-07-18 삼성전자주식회사 층간절연막 패턴 형성 방법

Also Published As

Publication number Publication date
US20080157293A1 (en) 2008-07-03
KR20080062062A (ko) 2008-07-03
CN101211893A (zh) 2008-07-02
TW200828439A (en) 2008-07-01
US7977792B2 (en) 2011-07-12
CN100593851C (zh) 2010-03-10

Similar Documents

Publication Publication Date Title
KR100859480B1 (ko) 반도체 장치 및 그 제조 방법
CN100346465C (zh) 用于制造半导体器件的方法
KR100546209B1 (ko) 반도체 소자의 구리 배선 형성 방법
KR100760923B1 (ko) 불소 확산 방지막을 구비한 반도체 장치 및 그 제조방법
KR100861837B1 (ko) 반도체 소자의 금속배선 형성방법
KR20080092557A (ko) 반도체소자의 배선 형성방법
TW202114076A (zh) 半導體裝置及其製造方法
CN114203625A (zh) 半导体器件及其制造方法
KR100383760B1 (ko) 반도체 소자의 층간 절연막 형성 방법
KR100818437B1 (ko) 반도체 소자의 금속 배선간 층간 절연막 구조 및 그 제조방법
KR100567021B1 (ko) 반도체 장치의 fsg의 층간 절연막 형성방법
KR100600288B1 (ko) 반도체 소자의 제조 방법
KR100784094B1 (ko) 반도체 소자의 절연막 형성 방법
KR100541153B1 (ko) 반도체 소자의 금속배선 형성방법
KR20100076255A (ko) 반도체 소자 및 그 제조 방법
KR100385467B1 (ko) 반도체 장치의 콘택전극 제조방법
KR100685622B1 (ko) 반도체 소자의 콘택 플러그 형성 방법
KR101012180B1 (ko) 반도체 소자의 층간 절연막 형성 방법
KR100652316B1 (ko) 반도체 소자의 층간 절연막 제조 방법
KR100459063B1 (ko) 반도체 소자의 금속 배선의 층간 절연막 제조 방법
CN116364693A (zh) 半导体结构及其制造方法
KR100762877B1 (ko) 반도체 소자의 콘택플러그 형성방법
KR20080060331A (ko) 반도체 소자의 제조방법
KR20080088966A (ko) 반도체 소자의 제조방법
KR20030058585A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110809

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20120827

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee