KR20080092557A - 반도체소자의 배선 형성방법 - Google Patents

반도체소자의 배선 형성방법 Download PDF

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Abstract

하부구조가 형성된 반도체기판 상에 제1 층간절연막을 형성하고, 제1 층간절연막을 선택적으로 관통하여 하부구조와 연결되는 제1 배선을 형성한다. 제1 배선이 형성된 제1 층간절연막 상에 제2 층간절연막을 형성한 후, 제1 배선 사이의 제2 층간절연막 및 제1 층간절연막을 관통하여 하부구조와 연결되는 제2 배선을 형성하는 반도체소자의 배선 형성방법을 제시한다.
배선, 비트라인, 기생커패시턴스, 동작속도, 층간절연막

Description

반도체소자의 배선 형성방법{Method for fabricating interconnection in semicondutor device}
도 1 내지 도 4는 본 발명에 따른 반도체소자의 배선 형성방법을 설명하기 위해 나타내보인 단면도들이다.
본 발명은 반도체소자의 제조방법에 관한 것으로 보다 상세하게는 반도체소자의 배선 형성방법에 관한 것이다.
반도체소자가 고집적화됨에 따라, 비트라인 등의 배선 공정의 중요성은 더욱 부각되고 있다. 특히, 배선과 배선 사이에 존재하는 절연막에 의해 유발되는 기생커패시턴스는 신호지연(RC delay) 현상 등 동작속도의 지연을 야기하고 있으며, 이러한 기생커패시턴스를 줄이기 위해 다양한 연구가 시도되고 있다. 그런데, 기생커패시턴스를 줄이기 위해 배선의 두께를 감소시키게 되면, 감소된 배선의 두께에 의해 오히려 배선의 저항이 증가하고 있어 배선의 두께를 감소시키는데 한계가 있다.
또한, 소자가 크기가 축소됨에 따라, 배선과 배선 사이의 간격은 더욱 줄어들고 있다. 배선 사이의 간격이 줄어들게 되면, 후속 배선과 배선을 절연시키기 위 한 절연막의 갭필(gap fill) 마진이 부족하게 된다. 갭필 마진 부족으로 인해 절연막은 배선 사이를 완전히 매립할 수 없게 되어 보이드(void) 등과 같은 불량이 유발될 수 있다. 이에 따라, 배선과 배선 사이의 기생커패시턴스를 줄이기 위해, 배선과 배선의 간격을 증가시켜 절연막의 매립 특성을 향상시키는 연구가 이루어지고 있다.
본 발명이 이루고자 하는 기술적 과제는, 배선을 2층으로 나뉘어 배선 간의 간격을 증가시켜 절연막의 매립 특성을 향상시키는 반도체소자의 배선 형성방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위해, 본 발명에 따른 반도체소자의 배선 형성방법은, 하부구조가 형성된 반도체기판 상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막을 선택적으로 관통하여 상기 하부구조와 연결되는 제1 배선을 형성하는 단계; 상기 제1 배선이 형성된 제1 층간절연막 상에 제2 층간절연막을 형성하는 단계; 및 상기 제1 배선 사이의 제2 층간절연막 및 제1 층간절연막을 관통하여 상기 하부구조와 연결되는 제2 배선을 형성하는 단계를 포함한다.
상기 제1 배선과 제2 배선은 상기 하부구조와 교대로 연결되는 것이 바람직하다.
상기 제1 층간절연막 및 제2 층간절연막 중 적어도 어느 하나는 HDP막 또는 SOD막으로 형성하는 것이 바람직하다.
상기 제1 배선 및 제2 배선은 100~1200Å의 두께로 형성하는 것이 바람직하다.
상기 제1 배선 및 제2 배선은 100~1200Å의 폭으로 형성하는 것이 바람직하다.
상기 제1 배선 및 제2 배선은 접착층을 더 포함할 수 있다.
상기 제1 배선 및 제2 배선은 비트라인으로 형성하는 것이 바람직하다.
도 1 내지 도 4는 본 발명에 따른 반도체소자의 배선 형성방법을 상세하게 설명하기 위해 나타내 보인 단면도들이다.
도 1을 참조하면, 반도체기판(100)에 소자분리막(도시되지 않음)을 형성하여 활성영역을 설정하고, 반도체기판(100) 상에 게이트전극(110)을 형성한다. 도면에 상세하게 나타나지 않았지만, 게이트전극(110)은 게이트절연막 및 게이트도전막 상에 하드마스크를 위한 절연막이 형성되며, 게이트전극 측벽에는 스페이서가 형성된다. 하드마스크와 스페이서는 후속 공정으로부터 게이트전극을 보호하는 역할을 한다.
게이트전극(110)이 형성된 반도체기판(100)에 불순물 이온을 주입하여 불순물영역, 예컨대 소스/드레인 영역을 형성한다. 불순물영역은 후속 비트라인과 전기적으로 연결되는 하부배선층 역할을 한다.
또한, 반도체소자의 셀 영역에 소자의 동작 효율을 높이고 콘택마진을 보다 더 확보하기 위해 예컨대, 게이트전극(110) 사이에 불순물영역과 접촉되는 콘택플 러그가 형성될 수 있다.
게이트전극(110)이 형성된 반도체기판(100) 상에 제1 층간절연막(120)을 형성한다. 제1 층간절연막(120)은 HDP(High Density Plasma) 산화막, 또는 SOD(Spin On Dielectrics)막으로 형성할 수 있다. 제1 층간절연막(120)을 형성한 이후에, 제1 층간절연막(120)의 단차를 제거하기 위한 평탄화를 예컨대, 화학기계연마(chemical machanical polishing)공정을 사용하여 수행할 수 있다.
제1 층간절연막(120)을 선택적으로 식각하여 게이트전극(110) 사이의 반도체기판(100) 부분이 노출되도록 제1 콘택홀(130)을 형성한다. 제1 콘택홀(130)에 의해 노출된 영역은 반도체기판(100)의 불순물영역 또는 반도체기판(100)의 불순물영역과 접촉된 콘택플러그일 수 있다. 본 발명의 실시예에서는 비트라인의 경우를 예를 들어 설명하지만, 경우에 따라 제1 콘택홀에 의해 노출된 영역은 금속배선층일 수 있다.
제1 콘택홀(130)은 게이트전극(110) 사이의 반도체기판 부분의 일부 예컨대, 대략 1/2 정도 노출되도록 형성할 수 있다. 이때, 제1 콘택홀은 게이트전극 사이의 반도체기판 부분이 하나 건너 하나씩 노출되도록 형성하는 것이 바람직하다. 즉, 기존에 형성하던 콘택홀 개수의 1/2 정도만 형성되도록 한다.
도 2를 참조하면, 제1 콘택홀(130)이 형성된 제1 층간절연막(120) 상에 도전물질 예컨대, 텅스텐막을 형성한 후, 패터닝하여 제1 비트라인(140)을 형성한다. 텅스텐막은 화학기상증착 또는 원자층증착방법을 이용하여 형성할 수 있다. 이때, 텅스텐막을 위한 소스가스로써, 실레인(SiH4), 수소(H2), 및 육불화텅스텐(WF6) 가스를 이용할 수 있다. 제1 비트라인은 100~1200Å의 두께 및 폭으로 형성하는 것이 바람직하다.
제1 비트라인(140)을 형성하기 이전에, 제1 콘택홀(130)이 형성된 제1 층간절연막(120상에 제1 비트라인접착층(141)을 형성한다. 제1 비트라인접착층(141)은 티타늄(Ti)막 및 티타늄질화(TiN)막을 포함하여 형성할 수 있다. 티타늄막은 콘택플러그와 티타늄질화막과의 접촉성을 증가시키는 역할을 한다. 티타늄질화막은 티타늄막의 티타늄(Ti)과 텅스텐막 형성 시 사용되는 불소(F) 가스가 서로 반응하는 것을 방지하는 역할을 한다.
도 3을 참조하면, 제1 비트라인(140)이 형성된 제1 층간절연막(120) 상에 제2 층간절연막(121)을 형성한다. 제2 층간절연막(121)은 HDP 산화막, 또는 SOD막으로 형성할 수 있다. 제2 층간절연막(121)을 형성한 이후에, 제2 층간절연막(121)의 단차를 제거하기 위한 평탄화를 예컨대, 화학기계연마공정을 사용하여 수행할 수 있다.
제2 층간절연막(121) 및 제1 층간절연막(120)을 선택적으로 식각하여 제1 비트라인(140)에 의해 접촉되지 않은 게이트전극(110) 사이의 반도체기판(100) 부분이 노출되도록 제2 콘택홀(131)을 형성한다.
도 4를 참조하면, 제2 콘택홀(131)이 형성된 제2 층간절연막(121) 상에 도전물질 예컨대, 텅스텐막을 형성한 후, 패터닝하여 제2 비트라인(145)을 형성한다. 텅스텐막은 화학기상증착 또는 원자층증착방법을 이용하여 형성할 수 있다. 이때, 텅스텐막을 위한 소스가스로써, 실레인(SiH4), 수소(H2), 및 육불화텅스텐(WF6) 가스를 이용할 수 있다. 제2 비트라인은 100~ 1200Å의 두께 및 폭으로 형성하는 것이 바람직하다.
제2 비트라인(145)을 형성하기 이전에, 제2 콘택홀(131)이 형성된 제2 층간절연막(121) 상에 제2 비트라인접착층(143)을 형성한다. 제2 비트라인접착층(143)은 티타늄막 및 티타늄질화막을 포함하여 형성할 수 있다.
종래의 경우, 비트라인을 단일층에 형성하였다. 비트라인을 단일층에 형성하게 되면, 도 4에 도시된 바와 같이, 비트라인과 비트라인은 대략 (a) 정도의 간격으로 형성된다. 소자가 축소됨에 따라, 비트라인 사이의 간격은 더욱 줄어들게 되고, 기생커패시턴스의 증가 및 절연막의 갭필 마진 부족으로 인해 소자의 전기적 특성이 열화 될 수 있다.
본 발명의 실시예에서는 비트라인을 2층으로 나누고, 엇갈리게 형성한다. 즉, 홀수번째 비트라인과 짝수번째 비트라인을 교대로 상,하층에 형성한다. 그러면, 비트라인과 비트라인 사이는 대략 (b) 정도의 간격으로 형성되므로, 비트라인 간의 간격을 종래에 비해 약 2배로 증가시킬 수 있다. 이에 따라, 후속 비트라인을 서로 절연시키기 위한 층간절연막(120,121)의 매립 특성을 향상시킬 수 있다. 또한, 비트라인 간의 기생커패시턴스를 줄여 반도체소자의 동작속도를 향상시킬 시킬 수 있다.
상술한 방법은 비트라인을 예를 들어 설명하였으나, 메모리소자 내에서 접속되는 배선층을 형성하는 경우, 예컨대 금속배선 형성 과정에 적용할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함이 당연하다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 배선 형성방법은, 배선을 2층으로 나누어 형성하여 배선 간의 간격을 확보할 수 있다.이에 따라, 연결 배선 사이에 존재하는 기생커패시턴를 획기적으로 줄일 수 있어, 반도체소자의 동작속도를 향상시킬 수 있다. 또한, 배선과 배선 사이에 형성되는 층간절연막의 매립특성을 향상시킬 수 있다.

Claims (7)

  1. 하부구조가 형성된 반도체기판 상에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막을 선택적으로 관통하여 상기 하부구조과 연결되는 제1 배선을 형성하는 단계;
    상기 제1 배선이 형성된 제1 층간절연막 상에 제2 층간절연막을 형성하는 단계; 및
    상기 제1 배선 사이의 제2 층간절연막 및 제1 층간절연막을 관통하여 상기 하부구조와 연결되는 제2 배선을 형성하는 단계를 포함하는 반도체소자의 배선 형성방법.
  2. 제1항에 있어서,
    상기 제1 배선과 제2 배선은 상기 하부 배선과 교대로 연결되는 반도체소자의 배선 형성방법.
  3. 제1항에 있어서,
    상기 제1 층간절연막 및 제2 층간절연막 중 적어도 어느 하나는 HDP막 또는 SOD막으로 형성하는 반도체소자의 배선 형성방법.
  4. 제1항에 있어서,
    상기 제1 배선 및 제2 배선은 100~1200Å의 두께로 형성하는 반도체소자의 배선 형성방법.
  5. 제1항에 있어서,
    상기 제1 배선 및 제2 배선은 100~1200Å의 폭으로 형성하는 반도체소자의 배선 형성방법.
  6. 제1항에 있어서,
    상기 제1 배선 및 제2 배선은 접착층을 더 포함하는 반도체소자의 배선 형성방법.
  7. 제1항에 있어서,
    상기 제1 배선 및 제2 배선은 비트라인으로 형성하는 반도체소자의 배선 형성방법.
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