KR20130054100A - 반도체 소자 및 그 형성방법 - Google Patents

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KR20130054100A
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Abstract

본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 특히 메탈라인과 게이트 간의 기생 캐패시턴스를 감소시키는 반도체 소자 및 그 형성방법에 관한 것이다.
본 발명의 반도체 소자는, 제 1 영역과 제 2 영역을 포함하는 반도체 기판; 상기 제 1 영역의 반도체 기판 상부에 위치하는 제 1 게이트; 상기 제 1 게이트 상부를 평탄화하는 층간절연막; 상기 제 1 영역에서 상기 층간절연막 상부에 위치하는 버퍼층 패턴; 및 상기 버퍼층 패턴 사이에서 상기 층간절연막 상부에 위치하는 메탈라인을 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 그 형성방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 형성방법에 관한 것이다. 보다 상세하게는 셀 영역과 주변회로 영역을 포함하는 반도체 소자 및 그 형성방법에 관한 것이다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 리세스의 곡면을 따라 채널 영역이 형성되는 리세스 게이트(Recess Gate)를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성하는 매립형 게이트(Buried Gate)가 연구되고 있다.
이러한 매립형 게이트(Buried Gate) 공정을 적용하는 경우에 있어서, 셀 영역에서 저장전극(Storage node)과 저장전극 콘택플러그(Storage Node Contact Plug)와의 연결을 위해 저장전극 콘택플러그를 2중 구조로 형성하는 공정이 있는데, 이 공정은 이머전 마스크(Immersion Mask) 공정이 증가하여 생산 단가가 올라가는 문제가 있다. 이를 해결하기 위한 방법으로 (셀 영역의) 저장전극 콘택플러그와 (주변회로 영역의) 메탈라인(M0)을 동시에 패터닝(Patterning)하는 방법도 모색되었으나, 메탈라인을 다마신(Damascene) 공정으로 형성하여야 하므로 R0 딜레이(Delay) 열화를 수반하게 되는 문제점이 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 메탈라인 측면에 버퍼층 패턴을 형성하여 메탈라인과 게이트 간의 전기적 거리를 유지하여 기생 캐패시턴스를 감소시키는 효과를 제공한다. 또한 다마신 공정으로 메탈라인 형성하는 공정에서 버퍼층 패턴이 식각정지막 역할을 하여 식각 마진을 향상시키는 효과도 제공할 수 있다. 또한 버퍼층 패턴을 플라즈마 증착으로 얇게 형성함으로써 수소 이동경로를 확보하여 게이트 문턱전압을 유지하는 효과도 제공할 수 있다.
메탈라인과 게이트 간의 기생 캐패시턴스를 감소시키는 반도체 소자 및 그 형성방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에 따르는 반도체 소자는, 제 1 영역과 제 2 영역을 포함하는 반도체 기판; 상기 제 1 영역의 반도체 기판 상부에 위치하는 제 1 게이트; 상기 제 1 게이트 상부를 평탄화하는 층간절연막; 상기 제 1 영역에서 상기 층간절연막 상부에 위치하는 버퍼층 패턴; 및 상기 버퍼층 패턴 사이에서 상기 층간절연막 상부에 위치하는 메탈라인을 포함하는 것을 특징으로 한다.
나아가 상기 버퍼층은, 질화막 또는 실리콘산화질화막을 포함하는 것이 바람직하다.
그리고 상기 버퍼층은, PE 질화막(Plasma Enhanced nitride)을 포함할 수 있고, 상기 버퍼층의 두께는 200Å 이상 1000Å 이하일 수 있다.
또한 상기 제 1 영역의 반도체 기판에 하측 단부가 연결되고, 상기 메탈라인에 상측 단부가 연결되는 메탈라인 콘택플러그를 더 포함하는 것을 특징으로 한다.
아울러 상기 제 1 게이트에 하측 단부가 연결되고, 상기 메탈라인에 상측 단부가 연결되는 메탈라인 콘택플러그를 더 포함하는 것이 바람직하다.
나아가 상기 제 2 영역의 반도체 기판에 매립된 제 2 게이트를 더 포함할 수 있다.
또한 상기 제 2 영역의 반도체 기판 상부에 위치하는 비트라인을 더 포함하고, 상기 제 1 게이트 및 상기 비트라인은, 폴리실리콘층, 배리어 메탈층, 금속층 및 하드마스크층이 순차적으로 적층된 구조를 포함하는 것이 바람직하다.
그리고 상기 제 2 영역에서 반도체 기판의 상부에 위치하는 랜딩플러그를 더 포함할 수 있다.
아울러 상기 제 2 영역에서 상기 랜딩플러그 상부에 위치하는 저장전극 콘택플러그를 더 포함하는 것이 바람직하다.
나아가 상기 저장전극 콘택플러그는, 상기 메탈라인과 동일한 물질을 포함하는 것을 특징으로 한다.
그리고 상기 저장전극 콘택플러그의 하측 단부는 상기 메탈라인의 하측 단부보다 낮을 수 있다.
또한 상기 제 1 영역은 주변회로 영역을 포함하고, 상기 제 2 영역은 셀 영역을 포함하는 것을 특징으로 한다.
한편, 본 발명에 따르는 반도체 소자의 형성방법은, 제 1 영역과 제 2 영역을 포함하는 반도체 기판에서, 상기 제 1 영역의 반도체 기판 상부에 제 1 게이트를 형성하는 단계; 상기 제 1 게이트 상부에 층간절연막을 형성하여 평탄화하는 단계; 상기 제 1 영역에서 상기 층간절연막 상부에 버퍼층을 형성하는 단계; 상기 버퍼층의 일부를 제거하는 단계; 및 상기 버퍼층이 식각된 영역에 메탈라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가 상기 버퍼층을 형성하는 단계는, 상기 층간절연막을 형성하는 단계 이후 상기 제 2 영역을 덮는 마스크를 형성하는 단계; 상기 층간절연막의 전면에 질화막 또는 실리콘산화질화막을 형성하는 단계; 및 상기 마스크를 제거하는 단계를 포함하는 것이 바람직하다.
또한 상기 버퍼층을 형성하는 단계 이후, 상기 버퍼층 상부에 제 2 층간절연막을 형성하는 단계를 더 포함할 수 있다.
그리고 상기 층간절연막을 형성하는 단계 이후, 상기 층간절연막을 식각한 후, 상기 반도체 기판과 연결되는 메탈라인 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
아울러 상기 층간절연막을 형성하는 단계 이후, 상기 층간절연막을 식각한 후, 상기 제 1 게이트와 연결되는 메탈라인 콘택플러그를 형성하는 단계를 더 포함하는 것이 바람직하다.
나아가 상기 제 1 게이트를 형성하는 단계 이전, 상기 제 2 영역의 반도체 기판에 제 2 게이트를 매립하여 형성하는 단계를 더 포함할 수 있다.
또한 상기 제 2 영역의 반도체 기판 상부에 비트라인을 형성하는 단계를 더 포함하고, 상기 비트라인을 형성하는 단계는 상기 제 1 게이트를 형성하는 단계와 동시에 진행되는 것을 특징으로 한다.
아울러 상기 제 1 게이트 및 상기 비트라인을 형성하는 단계는, 상기 반도체 기판의 제 1 영역 및 제 2 영역 상부에 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘층 상부에 배리어 메탈층을 형성하는 단계; 상기 배리어 메탈층 상부에 금속층을 형성하는 단계; 및 상기 금속층 상부에 하드마스크층을 형성하는 단계; 상기 하드마스크층, 상기 금속층, 상기 배리어 메탈층 및 상기 폴리실리콘 층을 식각하는 단계 를 포함할 수 있다.
그리고 상기 제 1 게이트를 형성하는 단계 이후, 상기 제 2 영역에서 반도체 기판의 상부에 랜딩플러그를 형성하는 단계를 더 포함하는 것이 바람직하다.
나아가 상기 메탈라인을 형성하는 단계와 동시에, 상기 제 2 영역에서 상기 랜딩플러그 상부에 저장전극 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한 상기 저장전극 콘택플러그는, 상기 메탈라인과 동일한 물질을 포함할 수 있다.
본 발명의 반도체 소자 및 그 형성방법은 메탈라인과 게이트 간의 전기적 거리를 유지하여 기생 캐패시턴스를 감소시키는 효과를 제공하고, 다마신 공정으로 메탈라인 형성하는 공정 마진을 향상시키는 효과도 제공할 수 있다. 또한 수소 이동경로를 확보하여 게이트 문턱전압을 유지하는 효과도 제공할 수 있다.
도 1 및 도 2는 본 발명에 따르는 반도체 소자의 단면을 도시한 도면; 그리고,
도 3a 내지 도 3c는 본 발명에 따르는 반도체 소자의 형성방법을 도시한 단면도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 형성방법의 일실시예에 대해 상세히 설명하기로 한다.
도 1 및 도 2는 본 발명에 따르는 반도체 소자의 단면을 도시한 도면이다. 이 중 먼저 도 1을 참조하면, 반도체 기판은 셀 영역(Cell region)과 주변회로 영역(Peripheral region)을 포함하며, 두 영역 모두 소자분리막(2)에 의해 활성영역(1)이 정의된다. 이 소자분리막(2)은 트렌치 소자 분리(STI; Shallow Trench Isolation) 공정에 의하여 형성되며 반도체 기판에 형성된 소정 깊이의 트렌치에 산화막이나 질화막을 포함하는 절연막이 채워지는 구조로 형성되는 것이 바람직하다.
이 셀 영역과 주변회로 영역 중 주변회로 영역을 먼저 살펴보면, 활성영역(1) 상부에 게이트(10; gate)가 구비되며 게이트(10) 주변 및 게이트(10) 상부는 층간절연막(18; Interlayer Dielectric)에 의해 평탄화된다. 이 때 게이트(10)는 폴리실리콘층(11; polysilicon layer), 배리어 메탈층(12; barrier metal layer), 금속층(13; metal layer) 및 하드마스크층(14; hardmask layer)이 순차적으로 적층된 구조를 포함할 수 있다. 게이트(10)와 층간절연막(18) 상부에는 메탈라인(24; metal line)이 형성된다. 메탈라인(24)의 상부에는 질화막 재질의 하드마스크(24b)가, 메탈라인(24)의 측벽에는 질화막 재질의 스페이서(24a; spacer)가 포함될 수 있다. 메탈라인(24)의 주변 및 메탈라인(24)의 상부 또한 층간절연막(29)에 의해 평탄화된다. 메탈라인(24)은 콘택(26)을 통하여 활성영역(1)과도 전기적으로 연결되고, 콘택(28)에 의해 게이트(10)와도 전기적으로 연결된다. 메탈라인(24)은 반도체 소자 내에서 여러 위치에 구비되며, 형성된 위치와 기능에 따라 게이트(10)나 콘택(28) 중 하나에만 연결될 수도 있다.
그리고 셀 영역에는, 활성영역(1) 및 소자분리막(2)의 내부에 매립 게이트(30)가 매립되어 형성된다. 매립 게이트(30)는, 소정 깊이의 리세스(32; recess), 리세스(32) 하부에 매립되며 도전물질을 포함하는 게이트 도전층(34; gate conductive layer), 리세스(32) 상부에 매립되며 게이트 도전층(34)의 상부를 절연시키며 질화막을 포함하는 캐핑막(36; capping layer)을 포함할 수 있다. 게이트(30)에 인접한 활성영역(1)에는 접합영역이 형성되는데, 그 상부에는 예컨대 폴리실리콘과 같이 도전물질을 포함하는 랜딩플러그(52; landing plug)가 형성된다. 그리고 두 게이트(30) 사이의 활성영역(1) 상부에는 비트라인(40; bit line)이 형성된다. 비트라인(40)은 주변회로 게이트(10)와 동일한 구조로 형성될 수 있으며, 폴리실리콘층(41), 배리어 메탈층(42), 금속층(43) 및 하드마스크층(44)을 포함할 수 있다. 그리고 도시하지 않았으나 비트라인(40)과 활성영역(1) 사이에도 별도의 랜딩플러그니 비트라인 콘택플러그가 형성될 수 있다.
셀 영역에서 랜딩 플러그(52) 상부에는 저장전극 콘택(54; Storage node contact)이 형성되며, 저장전극 콘택(54)의 주변 또한 층간절연막(29)에 의해 평탄화된다. 층간절연막(29) 상부에는 식각정지막(38)이 형성되며, 이 식각정지막(38)은 질화막을 포함할 수 있다. 도시되지 않았으나, 식각정지막(38)은 일부 식각되어 제거되며 그 상부에 캐패시터의 하부전극(Storage node)이 형성되어 저장전극 콘택(54)과 전기적으로 연결된다.
이상 설명한 도 1에 도시된 실시예와 같이, 메탈라인(24; M0)이 다마신 공정으로 형성되는 경우에는, 주변회로 게이트(10)와 메탈라인(24) 사이에 다른 물질이 없이 층간절연막(18, 29)만 구비되는 경우, 주변회로 게이트(10)와 메탈라인(M0) 사이의 전기적인 거리가 가까워진다. 층간절연막(18, 29)은 주로 산화막(Oxide)을 포함하며 유전율이 충분히 높지 않으므로, 이 결과 주변회로 게이트(10)와 메탈라인(M0) 사이의 기생 캐패시턴스(parasitic Capacitance)가 증가하여 RO 딜레이가 증가하고, 이 결과 반도체 소자의 동작속도 또한 저하될 수 있다.
이하에서 도 2를 참조하여 본 발명의 실시예에 따른 반도체 소자를 설명한다. 도 1과 동일하게 도시된 구성에 대해서는 중복되는 설명은 생략하고, 위 도 1과 관련된 설명을 인용한다.
도 2를 참조하면, 주변회로 영역에서 메탈 라인(24)이 형성되는 영역 주변에는 버퍼층 패턴(22; buffer pattern)이 형성된다. 즉 본 발명의 실시예에서는 메탈라인(24; M0)이 형성되는 주변회로 영역에서 메탈 라인(24)에 인접하여 버퍼 패턴(22; 도 2 참조)을 형성하여 메탈 라인(24)과 게이트(10) 사이를 더욱 절연시킨다. 이 결과 메탈 라인(24)과 게이트(10) 사이의 전기적 거리를 더욱 증가시킨다. 또한 메탈라인(24)을 형성하기 위한 다마신 공정에서 주변회로 영역의 층간절연막(18)이 식각되어 버리는 문제점도 해결할 수 있다. 이 버퍼 패턴(22)은 질화막(SiNx)이나 실리콘 산화질화막(SiON) 등 질화막 계열의 물질을 포함할 수 있고, PE 질화막(Plasma Enhanced nitride)을 포함하는 것이 바람직하다. 그리고 버퍼 패턴(22)의 두께는 200 Å 이상 1000 Å 이하인 것이 바람직하다.
이하에선 도 2에 도시된 반도체 소자를 형성하는 제조방법을 도 3a 내지 도 3c를 참조하여 설명한다. 마만 본 발명에 따르는 반도체 소자는 여러 가지 방법으로 형성될 수 있으며, 도 3a 내지 3c에 도시된 방법으로 제한되지는 않는다.1
먼저 도 3a를 참조하면 셀 영역과 주변회로 영역에 소자분리막(2)을 형성하여 활성영역(1)을 정의한다. 이 소자분리막(2)은 상술한 STI(트렌치 소자분리) 공정으로 형성하는 것이 바람직하다. 이후 셀 영역의 활성영역(1) 및 소자분리막(2)에 매립 게이트(10; 제 2 게이트)를 형성한다. 이 매립 게이트(10)는 다음과 같은 공정으로 형성될 수 있다. ① 활성영역(1) 및 소자분리막(2)에 소정 깊이의 리세스(32)를 형성하고, ② 이 리세스(32)를 포함하는 반도체 기판 전면에 텅스텐(W)과 같은 도전물질을 증착한 후 에치백(etch back) 하는 방법으로, 리세스(32) 하부에만 게이트 도전층(34)을 형성한다. ③ 이후 게이트 도전층(34) 상부의 리세스(32) 공간에 캐핑막(36)을 형성하여 게이트 도전층(34) 상부를 절연시킨다.
이후 셀 영역의 활성영역(1) 상부에는 비트라인(40)을 형성하고, 주변회로 영역의 활성영역(1) 상부에는 게이트(10; 제 1 게이트)를 형성한다. 셀 영역의 비트라인(40)과 주변회로 영역 게이트(10)는 각각 별도의 공정으로 형성될 수도 있으나, 동일한 구조로 동시에 형성되는 것이 바람직하다. 상술한 바와 같이 셀 비트라인(40)과 주변회로 게이트(10)는 각각 '폴리실리콘층(11, 41) - 배리어 메탈층(12, 42) - 메탈층(13, 42) - 하드마스크층(14, 44)'이 적층된 구조를 포함할 수 있으므로, 셀 영역과 주변회로 영역 모두에 '폴리실리콘층 - 배리어 메탈층 - 메탈층 - 하드마스크층'을 순차적으로 적층한 후 마스크로 이들을 패터닝하여 셀 비트라인(40)과 주변회로 게이트(10)를 동시에 형성할 수 있다.
그리고 셀 비트라인(40)과 주변회로 게이트(10) 사이의 공간을 채우고 평탄화하도록 층간절연막(18)을 형성한다. 층간절연막(18)은 산화막과 같은 절연막을 포함하는 것이 바람직하다. 이후 층간절연막(18)의 특정 영역을 식각하여 콘택홀(contact hole)을 형성하고, 이 콘택홀을 도전물질로 채워 콘택플러그를 형성한다. 구체적으로, 셀 영역에서는 활성영역(1)을 노출시키는 콘택홀을 형성하고 여기에 폴리실리콘과 같은 도전물질을 채워 랜딩플러그(52; landing plug)를 형성한다. 랜딩플러그(52)는 콘택 패드(contact pad)라고도 불리며, 저장전극 콘택(54)과 활성영역(1) 사이에 형성되는 플러그이다. 그리고 주변회로 영역에서는 활성영역(1) 또는 게이트 도전층(13)을 노출시키는 콘택홀을 형성한 후, 이 콘택홀에 도전물질을 채워 메탈라인 콘택(26, 28; metal line contact)을 형성한다. 이 메탈라인 콘택(26, 28)은 이후 형성될 메탈라인(24; 도 3c 참조)과 연결되는 구성으로, 기판의 활성영역(1)과 연결되는 콘택(26)과 게이트 도전층(13)과 연결되는 콘택(28)을 포함할 수 있다.
이후 주변회로 영역의 층간절연막(18) 상부에 메탈라인(24; 도 3c 참조)을 형성하게 되는데, 이에 앞서 층간절연막(18) 상부에 버퍼층(20; buffer layer)을 형성한다. 이 버퍼층(20)은 추후 패터닝되어 버퍼층 패턴(22)이 될 구성으로, 질화막(SiNx)이나 실리콘 산화질화막(SiON) 등 질화막 계열의 물질을 포함할 수 있고, PE-CVD(Plasma Enhanced Chemical Vapor Deposition)에 의해 형성되는 것이 바람직하다. 버퍼층(20)은 200 Å 이상 1000 Å 이하의 두께로 형성되는 것이 바람직하며, 버퍼층(20)은 셀 영역과 주변회로 영역 전체에 형성된 후 셀 영역 부분의 버퍼층은 제거되는 방식으로 주변회로 영역 상부에만 형성되는 것이 바람직하다.
도 3b를 참조하면, 버퍼층(20)이 형성된 셀 영역과 주변회로 영역의 전면에 층간절연막(29)이 형성된다.
도 3c에 도시된 바와 같이, 층간절연막(29) 및 버퍼층(20)을 식각하여 셀 영역에는 저장전극 콘택플러그(54)가 형성될 저장전극 콘택홀(Storage node contact hole)이 형성되고, 주변회로 영역에는 메탈라인(24)이 형성될 공간이 형성된다. 이 과정에서 버퍼층(20)도 식각되므로 버퍼층 패턴(22)이 자연스럽게 형성된다. 참고로 이와 같이 메탈라인(24)이 형성될 공간을 먼저 형성하고, 이 공간에 메탈라인(24)을 채워 메탈라인(24) 패턴을 형성하는 방법을 다마신(Damascene) 공정이라고 한다.
이 층간절연막(29)을 식각하는 공정에서, 셀 영역의 경우 랜딩플러그(52)가 노출될 깊이까지 층간절연막(29)을 식각할 필요가 있다. 그러나 주변회로 영역의 경우 층간절연막(29) 식각시 하부의 층갈절연막(18)까지 함께 식각될 경우 게이트(10)의 도전층(13)이 노출될 우려가 있다. 본 발명에서는 주변회로 영역에 버퍼층 패턴(22)이 존재하므로, 셀 영역에 비하여 식각 깊이가 낮이지는 효과가 제공된다. 버퍼층 패턴(22)은 질화막 계열의 물질을 포함하므로 산화막 계열의 층간절연막(29)에 비하여 식각선택비가 낮고 식각정지막(etch stop layer)과 같은 역할을 하므로, 층간절연막(29)에 비하여 식각이 덜 이루어지기 때문이다. 이때 버퍼층(20)이 다 식각되지 않고 메탈라인 콘택(26, 28)이 노출되지 않았을 경우에는, 질화막 계열을 식각하는 식각조건으로 2차 식각을 실시하여 버퍼층(20)을 더 식각하여 메탈라인 콘택(26, 28)의 상부를 노출시킨다.
이후 셀 영역의 저장전극 콘택홀과 주변회로 영역의 버퍼층 패턴(22) 사이의 공간에 폴리실리콘과 같은 도전물질을 형성하여 저장전극콘택(54)과 메탈라인(24)을 동시에 형성한다.
본 발명에서는 이와 같이 주변회로 영역 상부에 버퍼층 패턴(22)을 적용함으로써, 메탈라인(24)을 다마신 공정으로 형성할 때 버퍼층 패턴(22)이 식각정지막으로 작용하게 되고, 메탈라인 패턴(24)과 주변회로 게이트(10) 간의 전기적 거리를 유지하는 효과를 제공할 수 있다.
또한 버퍼층 패턴(22)을 200 Å 이상 1000 Å 이하의 얇은 두께로 형성하고 플라즈마 증착 공정으로 형성하기 때문에, 반도체 제조공정 중 칩 완성 이후에 포함되는 '수소(H2) 분위기에서의 열처리(anneal)' 공정에서 수소가 주변회로 영역의 활성영역(1)으로 이동하는 경로를 종래와 같이 유지할 수 있고, 주변회로 게이트(10)의 문턱전압(Vt)도 유지할 수 있다.
만일 질화막을 포함하는 버퍼층 패턴(22)이 너무 두껍게 형성되거나 저압(Low pressure) 상태에서 형성되면, 수소 분위기에서의 열처리 공정에서 수소가 주변회로 게이트(10)까지 전달되지 않게 된다. 이 경우 수소가 주변회로 영역 활성영역(1) 내에서 댕글링 본드(dangling bond)를 환원시켜주는 역할을 못 하게 되어, 주변회로 게이트(10)의 문턱전압이 낮아지는 문제점이 발생할 수 있다.
이상 설명한 본 발명의 반도체 소자와 그 형성방법은 메탈라인과 게이트 간의 전기적 거리를 유지함으로써 기생 캐패시턴스를 감소시키는 효과를 제공할 수 있다. 또한 다마신 공정으로 메탈라인 형성하는 공정 마진을 향상시키는 효과도 제공할 수 있으며, 수소 이동경로를 확보하여 게이트 문턱전압을 유지하는 효과도 제공할 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

Claims (24)

  1. 제 1 영역과 제 2 영역을 포함하는 반도체 기판;
    상기 제 1 영역의 반도체 기판 상부에 위치하는 제 1 게이트;
    상기 제 1 게이트 상부를 평탄화하는 층간절연막;
    상기 제 1 영역에서 상기 층간절연막 상부에 위치하는 버퍼층 패턴; 및
    상기 버퍼층 패턴 사이에서 상기 층간절연막 상부에 위치하는 메탈라인;
    을 포함하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 버퍼층은, 질화막 또는 실리콘산화질화막을 포함하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 버퍼층은, PE 질화막(Plasma Enhanced nitride)을 포함하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 버퍼층의 두께는 200Å 이상 1000Å 이하인 반도체 소자.
  5. 청구항 1에 있어서,
    상기 제 1 영역의 반도체 기판에 하측 단부가 연결되고, 상기 메탈라인에 상측 단부가 연결되는 메탈라인 콘택플러그
    를 더 포함하는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 제 1 게이트에 하측 단부가 연결되고, 상기 메탈라인에 상측 단부가 연결되는 메탈라인 콘택플러그
    를 더 포함하는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 제 2 영역의 반도체 기판에 매립된 제 2 게이트
    를 더 포함하는 반도체 소자.
  8. 청구항 1에 있어서,
    상기 제 2 영역의 반도체 기판 상부에 위치하는 비트라인을 더 포함하고,
    상기 제 1 게이트 및 상기 비트라인은, 폴리실리콘층, 배리어 메탈층, 금속층 및 하드마스크층이 순차적으로 적층된 구조를 포함하는 것을 특징으로 하는 반도체 소자.
  9. 청구항 1에 있어서,
    상기 제 2 영역에서 반도체 기판의 상부에 위치하는 랜딩플러그
    를 더 포함하는 반도체 소자.
  10. 청구항 9에 있어서,
    상기 제 2 영역에서 상기 랜딩플러그 상부에 위치하는 저장전극 콘택플러그
    를 더 포함하는 반도체 소자.
  11. 청구항 10에 있어서,
    상기 저장전극 콘택플러그는, 상기 메탈라인과 동일한 물질을 포함하는 반도체 소자.
  12. 청구항 10에 있어서,
    상기 저장전극 콘택플러그의 하측 단부는 상기 메탈라인의 하측 단부보다 낮은 반도체 소자.
  13. 청구항 1에 있어서,
    상기 제 1 영역은 주변회로 영역을 포함하고, 상기 제 2 영역은 셀 영역을 포함하는 반도체 소자.
  14. 제 1 영역과 제 2 영역을 포함하는 반도체 기판에서, 상기 제 1 영역의 반도체 기판 상부에 제 1 게이트를 형성하는 단계;
    상기 제 1 게이트 상부에 층간절연막을 형성하여 평탄화하는 단계;
    상기 제 1 영역에서 상기 층간절연막 상부에 버퍼층을 형성하는 단계;
    상기 버퍼층의 일부를 제거하는 단계; 및
    상기 버퍼층이 식각된 영역에 메탈라인을 형성하는 단계
    를 포함하는 반도체 소자의 형성방법.
  15. 청구항 14에 있어서,
    상기 버퍼층을 형성하는 단계는,
    상기 층간절연막을 형성하는 단계 이후 상기 제 1 영역 및 상기 제 2 영역 전면에 질화막 또는 실리콘산화질화막을 형성하는 단계;
    상기 제 1 영역을 덮고 상기 제 2 영역을 노출시키는 마스크를 형성하는 단계;
    상기 마스크에 의해 노출된 상기 제 2 영역의 질화막 또는 실리콘산화질화막을 제거하는 단계; 및
    상기 마스크를 제거하는 단계
    를 포함하는 반도체 소자의 형성방법.
  16. 청구항 14에 있어서,
    상기 버퍼층을 형성하는 단계 이후,
    상기 버퍼층 상부에 제 2 층간절연막을 형성하는 단계
    를 더 포함하는 반도체 소자의 형성방법.
  17. 청구항 14에 있어서,
    상기 층간절연막을 형성하는 단계 이후,
    상기 층간절연막을 식각한 후, 상기 반도체 기판과 연결되는 메탈라인 콘택플러그를 형성하는 단계
    를 더 포함하는 반도체 소자의 형성방법.
  18. 청구항 14에 있어서,
    상기 층간절연막을 형성하는 단계 이후,
    상기 층간절연막을 식각한 후, 상기 제 1 게이트와 연결되는 메탈라인 콘택플러그를 형성하는 단계
    를 더 포함하는 반도체 소자의 형성방법.
  19. 청구항 14에 있어서,
    상기 제 1 게이트를 형성하는 단계 이전,
    상기 제 2 영역의 반도체 기판에 제 2 게이트를 매립하여 형성하는 단계
    를 더 포함하는 반도체 소자의 형성방법.
  20. 청구항 14에 있어서,
    상기 제 2 영역의 반도체 기판 상부에 비트라인을 형성하는 단계를 더 포함하고,
    상기 비트라인을 형성하는 단계는 상기 제 1 게이트를 형성하는 단계와 동시에 진행되는 반도체 소자의 형성방법.
  21. 청구항 20에 있어서,
    상기 제 1 게이트 및 상기 비트라인을 형성하는 단계는,
    상기 반도체 기판의 제 1 영역 및 제 2 영역 상부에 폴리실리콘층을 형성하는 단계;
    상기 폴리실리콘층 상부에 배리어 메탈층을 형성하는 단계;
    상기 배리어 메탈층 상부에 금속층을 형성하는 단계;
    상기 금속층 상부에 하드마스크층을 형성하는 단계; 및
    상기 하드마스크층, 상기 금속층, 상기 배리어 메탈층 및 상기 폴리실리콘 층을 식각하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  22. 청구항 14에 있어서,
    상기 제 1 게이트를 형성하는 단계 이후,
    상기 제 2 영역에서 반도체 기판의 상부에 랜딩플러그를 형성하는 단계
    를 더 포함하는 반도체 소자의 형성방법.
  23. 청구항 22에 있어서,
    상기 메탈라인을 형성하는 단계와 동시에,
    상기 제 2 영역에서 상기 랜딩플러그 상부에 저장전극 콘택플러그를 형성하는 단계
    를 더 포함하는 반도체 소자의 형성방법.
  24. 청구항 23에 있어서,
    상기 저장전극 콘택플러그는, 상기 메탈라인과 동일한 물질을 포함하는 반도체 소자의 형성방법.
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