KR101161750B1 - 반도체장치 제조 방법 - Google Patents

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KR101161750B1
KR101161750B1 KR1020100064990A KR20100064990A KR101161750B1 KR 101161750 B1 KR101161750 B1 KR 101161750B1 KR 1020100064990 A KR1020100064990 A KR 1020100064990A KR 20100064990 A KR20100064990 A KR 20100064990A KR 101161750 B1 KR101161750 B1 KR 101161750B1
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Abstract

본 발명은 매립게이트 구조의 반도체장치 제조시에 쓰루풋을 개선할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 기판 상에 게이트전극과 게이트하드마스크막이 적층된 게이트를 형성하는 단계; 상기 게이트를 포함한 전면에 층간절연막을 겸하는 식각정지막을 형성하는 단계; 상기 식각정지막과 게이트하드마스크막을 식각하여 상기 게이트전극을 노출시키는 비트라인콘택을 형성하는 단계; 상기 비트라인콘택을 매립하도록 전면에 도전막을 형성하는 단계; 및 상기 도전막을 식각하여 비트라인을 형성하는 단계를 포함하고, 상술한 본 발명은 비트라인하드마스크막의 CMP 공정을 생략하고 후속 층간절연막 증착 및 식각 공정을 생략하므로써 쓰루풋을 개선할 수 있는 효과가 있다. 또한, 본 발명은 주변영역에서 층간절연막으로서 질화막을 사용함에 따라 층간절연의 효과를 더욱 증가시킬 수 있고, 주변영역의 비트라인콘택(BLC2) 형성을 위한 식각 공정이 질화막에 대해서만 진행되므로 식각공정이 용이하다.

Description

반도체장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 쓰루풋(Throughput)을 개선할 수 있는 반도체장치 제조 방법에 관한 것이다.
60nm 이하의 DRAM 공정에서 셀트랜지스터(Cell transistor)의 집적도를 증가시키고 공정 단순화 및 누설 특성과 같은 장치 특성을 향상시키기 위해 매립게이트(Buried Gate)를 형성하는 것이 필수적이다.
매립게이트 제조 방법은 트렌치(Trench)를 형성하고 트렌치 내부에 게이트를 매립하는 방식으로 진행하므로써 비트라인과 게이트간의 간섭을 최소화하고 적층되는 막(Film Stack)의 수를 감소시킬 수 있다., 또한 전체 셀의 캐패시턴스(Capacitance)를 감소시켜 리프레시(Refresh) 특성을 향상시킬 수 있는 장점이 있다.
도 1은 종래기술에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 1을 참조하면, 셀영역(101)과 주변영역(102)이 정의된 기판(11)에 소자분리막(12)을 형성한다. 소자분리막(12)은 STI(Shallow Trench Isolation) 공정을 이용하여 형성한다. 셀영역(101)의 기판(11)에 게이트트렌치(Gate trench, 13)를 형성한다. 게이트트렌치(13) 표면에 제1게이트절연막(14)을 형성하고, 게이트트렌치(13)에 매립되는 매립게이트(15)를 형성한다. 매립게이트(15) 상부에 실링막(Sealing layer, 16)을 갭필한다. 실링막(16) 사이의 기판(11) 상에 제1 및 제2콘택플러그(17A, 17B)가 형성된다.
주변영역(102)의 기판(11) 상에 플라나게이트(Planar gate)가 형성된다. 플라나게이트는 제2게이트절연막(18), 게이트전극(19) 및 게이트하드마스크막(20)이 적층된다. 플라나게이트의 측벽에 게이트스페이서(21)가 형성된다. 플라나게이트는 셀영역(101)에 캡핑막(22)을 형성한 후 주변영역(102)에 형성된다.
플라나게이트를 포함한 전면에 제1층간절연막(23)이 형성되고, 제1층간절연막(23)을 관통하여 제2콘택플러그(17B)에 연결되는 스토리지노드콘택플러그(23A)가 형성된다.
제1콘택플러그(17A)를 노출시키는 제1비트라인콘택(BLC1, 24)이 형성된다. 제1비트라인콘택(24) 내부를 부분 매립하는 제1비트라인(25)이 형성된다. 제1비트라인(25) 상부에는 비트라인하드마스크막(26)이 매립된다.
제2층간절연막(27)이 전면에 형성되고, 제2층간절연막(27)과 게이트하드마스크막(20)을 식각하여 주변영역(102)에 제2비트라인콘택(BLC2, 28)을 형성한다.
제2비트라인콘택(28)을 통해 게이트전극(19)과 연결되는 제2비트라인(29)을 형성한다.
제2비트라인(29)을 포함한 전면에 식각정지막(Etch stop layer, 30)을 형성한다. 후속하여 캐패시터 공정을 진행한다.
상술한 종래기술은 제2비트라인(29) 형성후에 식각정지막(30)을 형성하므로써 후속 캐패시터 공정시 식각정지 역할을 수행한다.
그러나, 종래기술은 식각정지막(30)을 형성해야하므로 공정 쓰루풋(Throughput)이 저하된다. 또한, 종래기술은 제1비트라인(25) 상부를 매립하는 비트라인하드마스크막(26)을 형성하기 위해 CMP(Chemical Mechanical Polishing) 등을 이용한 평탄화 공정이 수반되어야 하므로, 공정이 매우 복잡하다.
본 발명은 매립게이트 구조의 반도체장치 제조시에 쓰루풋을 개선할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 기판 상에 게이트전극과 게이트하드마스크막이 적층된 게이트를 형성하는 단계; 상기 게이트를 포함한 전면에 식각정지막을 형성하는 단계; 상기 식각정지막과 게이트하드마스크막을 식각하여 상기 게이트전극을 노출시키는 비트라인콘택을 형성하는 단계; 상기 비트라인콘택을 매립하도록 전면에 도전막을 형성하는 단계; 및 상기 도전막을 식각하여 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 셀영역과 주변영역이 정의된 기판의 상기 주변영역 상에 게이트전극과 게이트하드마스크막이 적층된 게이트를 형성하는 단계; 상기 셀영역의 기판 상부에 제1비트라인콘택 내에 제1비트라인이 부분 매립된 다마신 비트라인을 형성하는 단계; 상기 제1비트라인의 상부를 갭필하면서 상기 기판의 전면을 덮는 식각정지막을 형성하는 단계; 상기 식각정지막과 하드마스크막을 식각하여 상기 게이트전극을 노출시키는 제2비트라인콘택을 형성하는 단계; 및 상기 제2비트라인콘택을 통해 상기 게이트전극과 연결되는 제2비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 비트라인하드마스크막의 CMP 공정을 생략하고 후속 층간절연막 증착 및 식각 공정을 생략하므로써 쓰루풋을 개선할 수 있는 효과가 있다.
또한, 본 발명은 주변영역에서 층간절연막으로서 질화막을 사용함에 따라 층간절연의 효과를 더욱 증가시킬 수 있다.
또한, 주변영역의 비트라인콘택(BLC2) 형성을 위한 식각 공정이 질화막에 대해서만 진행되므로 식각공정이 용이하다.
도 1은 종래기술에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 셀영역(201)과 주변영역(202)이 정의된 기판(31)에 소자분리막(33)을 형성한다. 소자분리막(33)은 STI 공정을 이용하여 형성한다. 셀영역(201)의 기판(31)에 게이트트렌치(34)를 형성한다. 게이트트렌치(34)에 매립되는 매립게이트(36)를 형성한다.
소자분리막(33), 게이트트렌치(34) 및 매립게이트(36)를 형성하는 방법은 다음과 같이 진행할 수 있다.
기판(31) 상에 콘택플러그로 사용되는 플러그도전막을 형성한다. 플러그도전막은 폴리실리콘을 포함한다. 플러그도전막을 식각장벽으로 이용하는 STI(Shallow Trench Isolation) 공정을 통해 소자분리트렌치(Isolation trench, 32)를 형성한다. 플러그도전막 위에 질화막 등의 패드막(Pad layer)을 더 형성한 후 소자분리트렌치(32)를 형성할 수 있다. 절연막을 이용하여 소자분리트렌치(32)를 매립한 후 CMP(Chemical Mechanical Polishing) 공정을 진행한다. 이로써 소자분리막(33)이 형성된다.
소자분리막(33)에 의해 활성영역(도면부호 생략)이 정의된다. 매립게이트 마스크 및 식각공정을 진행하여 게이트트렌치(Gate trench, 34)를 형성한다. 게이트트렌치(34)는 소자분리막(33)에도 형성된다. 게이트트렌치(34) 형성시 플러그도전막도 동시에 식각되어 콘택플러그(38A, 38B)가 형성된다.
게이트트렌치(34)의 표면에 제1게이트절연막(35)을 형성한 후 게이트도전막을 갭필한다. 게이트도전막은 텅스텐막 등의 금속막을 포함한다. 게이트도전막을 에치백을 진행하여 매립게이트(36)를 형성한다.
매립게이트(36) 상부에 실링막(Sealing layer, 37)을 갭필한 후 플러그도전막이 노출될때까지 CMP(Chemical Mechanical Polishing) 공정을 진행한다. 이에 따라, 매립게이트(36) 상부에만 실링막(37)이 형성된다. 실링막(37)은 질화막을 포함한다. 또한, 실링막(37)은 질화막과 산화막을 적층하여 형성할 수 있다.
실링막(37) 사이의 기판(31) 상에 콘택플러그(38A, 38B)가 형성된다. 콘택플러그(38A, 38B)는 플러그도전막에 의해 형성된다. 콘택플러그(38A, 38B)는 소자분리트렌치(32) 및 게이트트렌치(34)에 의해 분리되어 활성영역 상에만 형성된다. 콘택플러그(38A, 38B)는 활성영역의 비트라인콘택 노드(Bitline contact node) 및 스토리지노드콘택 노드(Storage node contact node) 상에 형성된다. 콘택플러그(38A, 38B)는 랜딩플러그콘택(Landing Plug Contact; LPC)이라고 일컫는다. 비트라인콘택노드 상에 형성된 콘택플러그를 제1콘택플러그(38A)라 한다. 스토리지노드콘택노드 상에 형성된 콘택플러그를 제2콘택플러그(38B)라 한다.
주변영역(202)에 플라나게이트(Planar gate)를 형성한다. 플라나게이트는 제2게이트절연막(40), 게이트전극(41) 및 게이트하드마스크막(42)의 순서로 적층된다. 게이트전극(41)은 폴리실리콘막과 텅스텐막을 적층하여 형성할 수 있다. 게이트하드마스크막(42)은 질화막을 포함한다. 플라나게이트의 양측벽에 접하는 게이트스페이서(43)를 형성한다. 게이트스페이서(43) 형성후에는 소스/드레인(도시 생략)을 형성할 수 있다.
플라나게이트 및 게이트스페이서(43)를 형성하는 공정은 캡핑막(Capping layer, 39)을 이용하여 셀영역(201)을 캡핑한 후에 진행한다. 캡핑막(39)은 질화막을 포함한다.
도 2b에 도시된 바와 같이, 플라나게이트를 포함한 기판(31)의 전면에 제1층간절연막(44)을 형성한다. 제1층간절연막(44)은 실리콘산화막(Silicon oxide) 등의 산화막을 포함한다.
스토리지노드콘택마스크(도시 생략) 및 식각 공정을 진행한다. 이에 따라, 제2콘택플러그(38B)를 노출시키는 스토리지노드콘택(45)이 형성된다. 스토리지노드콘택(45)을 매립하는 도전막을 형성한 후 에치백 또는 CMP 공정을 진행한다. 이에 따라, 스토리지노드콘택플러그(46)가 형성된다. 스토리지노드콘택플러그(46)는 폴리실리콘을 포함한다.
도 2c에 도시된 바와 같이, 제1비트라인콘택마스크(47) 및 식각 공정을 진행한다. 제1비트라인콘택마스크(47)를 식각장벽으로 하여 제1층간절연막(44)을 식각한다. 이에 따라 셀영역(201)의 제1콘택플러그(38A)를 노출시키는 제1비트라인콘택(BLC1, 48)이 형성된다.
도 2d에 도시된 바와 같이, 제1비트라인콘택마스크(47)를 제거한다.
제1비트라인콘택(48)을 부분 갭필하는 제1비트라인(49)을 형성한다. 제1비트라인(49)은 텅스텐막을 갭필한 후 에치백하여 형성한다. 제1비트라인(49)은 배리어메탈 및 텅스텐막을 갭필한 후에 에치백하여 형성할 수도 있다. 배리어메탈은 티타늄막(Ti), 티타늄질화막(TiN)을 포함한다. 제1비트라인(49)은 제1비트라인콘택(48)을 부분 매립한다.
상술한 바와 같이, 제1비트라인콘택(48)을 먼저 형성한 후 제1비트라인(49)을 형성하는 공정을 다마신 비트라인(Damascene bitline) 공정이라 한다. 따라서, 제1비트라인콘택(48)은 홀과 트렌치로 이루어진 다마신패턴일 수 있다. 제1비트라인(49) 형성시 비트라인콘택플러그도 동시에 형성된다.
도 2e에 도시된 바와 같이, 제1비트라인(49)의 상부를 갭필하는 비트라인하드마스크막(50)을 전면에 형성한다. 비트라인하드마스크막(50)은 실리콘질화막 등의 질화막을 포함한다. 비트라인하드마스크막(50)은 셀영역(201) 및 주변영역(202)의 전면에 형성된다. 따라서, 주변영역(202)에 형성된 비트라인하드마스크막(50)은 제2층간절연막의 역할을 수행한다. 또한, 후술하겠지만, 비트라인하드마스크막(50)은 식각정지막 역할도 수행한다.
도 2f에 도시된 바와 같이, 제2비트라인콘택마스크(51) 및 식각 공정을 진행한다. 예컨대, 제2비트라인콘택마스크(51)를 식각장벽으로 하여 비트라인하드마스크막(50) 및 게이트하드마스크막(42)을 식각한다. 이에 따라 주변영역(202)에 게이트전극(41)을 노출시키는 제2비트라인콘택(52)이 형성된다.
도 2g에 도시된 바와 같이, 제2비트라인콘택(52)을 갭필할때까지 전면에 텅스텐막을 증착한다. 이후, 비트라인마스크 및 식각을 진행한다. 이에 따라 주변영역에 제2비트라인(53)이 형성된다. 제2비트라인(53)을 형성하는 식각 공정시 비트라인하드마스크막(50)이 식각정지막 역할을 한다.
도 2h에 도시된 바와 같이, 제2비트라인(53)을 포함한 전면에 희생절연막(54)을 형성한다. 희생절연막(54)은 산화막을 포함한다.
셀영역(201)에 스토리지노드 식각 공정을 진행한다. 예컨대, 비트라인하드마스크막(50)에서 식각이 정지하도록 하여 희생절연막(54)을 식각한다. 이에 따라 오픈영역(55)이 형성된다. 오픈영역(55) 형성시 비트라인하드마스크막(50)이 식각정지막 역할을 한다. 오픈영역(55)은 홀형태이다.
도 2i에 도시된 바와 같이, 오픈영역(55) 아래의 비트라인하드마스크막(50)을 제거하여 스토리지노드콘택플러그(46)를 노출시킨다.
이어서, 오픈영역(55) 내에 스토리지노드콘택플러그(46)와 전기적으로 연결되는 스토리지노드(56)를 형성한다. 후속하여 희생절연막(54)을 제거하면, 실린더 형태의 스토리지노드(56)가 된다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
31 : 기판 32 : 소자분리트렌치
33 : 소자분리막 34 : 게이트트렌치
35 : 제1게이트절연막 36 : 매립게이트
37 : 실링막 38A : 제1콘택플러그
38B : 제2콘택플러그 39 : 캡핑막
40 : 제2게이트절연막 41 : 게이트전극
42 : 게이트하드마스크막 43 : 게이트스페이서
44 : 제1층간절연막 46 : 스토리지노드콘택플러그
48 : 제1비트라인콘택 49 : 제1비트라인
50 : 비트라인하드마스크막 52 : 제2비트라인콘택
53: 제2비트라인 54 : 희생절연막
56 : 스토리지노드

Claims (11)

  1. 셀영역과 주변영역이 정의된 기판의 상기 주변영역 상에 게이트전극과 게이트하드마스크막이 적층된 게이트를 형성하는 단계;
    상기 게이트를 포함한 기판 전면에 층간절연막을 형성하는 단계;
    상기 게이트하드마스크막이 노출될때까지 상기 층간절연막을 평탄화하는 단계;
    상기 층간절연막 상에 상기 게이트하드마스크막과 동일한 물질로 식각정지막을 형성하는 단계;
    상기 식각정지막과 상기 게이트하드마스크막을 식각하여 상기 게이트전극을 노출시키는 비트라인콘택을 형성하는 단계;
    상기 비트라인콘택을 매립하도록 전면에 도전막을 형성하는 단계; 및
    상기 도전막을 식각하여 비트라인을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 게이트는 상기 주변영역에 형성되는 플라나게이트를 포함하는 반도체장치 제조 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서,
    상기 비트라인을 포함한 전면에 희생절연막을 형성하는 단계;
    상기 식각정지막에서 식각이 정지하도록 하여 상기 희생절연막을 식각하여 상기 셀영역에 오픈영역을 형성하는 단계;
    상기 오픈영역 아래의 식각정지막을 식각하는 단계; 및
    상기 오픈영역 내에 캐패시터의 스토리지노드를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 식각정지막은 질화막을 포함하는 반도체장치 제조 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 게이트하드마스크막은 질화막을 포함하는 반도체장치 제조 방법.
  6. 셀영역과 주변영역이 정의된 기판의 상기 주변영역 상에 게이트전극과 게이트하드마스크막이 적층된 플라나게이트를 형성하는 단계;
    상기 셀영역의 기판 상부에 제1비트라인콘택 내에 제1비트라인이 부분 매립된 다마신 비트라인을 형성하는 단계;
    상기 제1비트라인의 상부를 갭필하면서 상기 기판의 전면을 덮는 식각정지막을 형성하는 단계;
    상기 식각정지막과 하드마스크막을 식각하여 상기 게이트전극을 노출시키는 제2비트라인콘택을 형성하는 단계; 및
    상기 제2비트라인콘택을 통해 상기 게이트전극과 연결되는 제2비트라인을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 제2비트라인을 포함한 전면에 희생절연막을 형성하는 단계;
    상기 식각정지막에서 식각이 정지하도록 하여 상기 희생절연막을 식각하여 상기 셀영역에 오픈영역을 형성하는 단계;
    상기 오픈영역 아래의 식각정지막을 식각하는 단계; 및
    상기 오픈영역 내에 캐패시터의 스토리지노드를 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 플라나게이트를 형성하기 전에,
    상기 셀영역의 기판에 소자분리막 및 매립게이트를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서,
    상기 소자분리막 및 매립게이트를 형성하는 단계는,
    상기 기판 상에 플러그도전막을 형성하는 단계;
    상기 플러그도전막을 식각장벽으로 상기 기판을 식각하여 소자분리트렌치를 형성하는 단계;
    상기 소자분리트렌치에 매립되는 소자분리막을 형성하는 단계;
    상기 기판의 일부를 식각하여 게이트트렌치를 형성하는 단계;
    상기 게이트트렌치 표면에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 상기 게이트트렌치를 부분 매립하는 매립게이트를 형성하는 단계; 및
    상기 매립게이트 상부를 갭필하는 실링막을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제6항 내지 제9항 중 어느 한 항에 있어서,
    상기 식각정지막은 질화막을 포함하는 반도체장치 제조 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 게이트하드마스크막은 질화막을 포함하는 반도체장치 제조 방법.
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