KR100702302B1 - 반도체 소자의 제조 방법 - Google Patents
반도체 소자의 제조 방법 Download PDFInfo
- Publication number
- KR100702302B1 KR100702302B1 KR1020060027005A KR20060027005A KR100702302B1 KR 100702302 B1 KR100702302 B1 KR 100702302B1 KR 1020060027005 A KR1020060027005 A KR 1020060027005A KR 20060027005 A KR20060027005 A KR 20060027005A KR 100702302 B1 KR100702302 B1 KR 100702302B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- gate
- recess
- forming
- hard mask
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 60
- 238000000034 method Methods 0.000 title claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 238000002955 isolation Methods 0.000 claims abstract description 35
- 238000005530 etching Methods 0.000 claims abstract description 28
- 150000004767 nitrides Chemical class 0.000 claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 claims abstract description 16
- 238000000059 patterning Methods 0.000 claims abstract description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 238000002360 preparation method Methods 0.000 claims 1
- 230000007423 decrease Effects 0.000 abstract description 2
- 239000003990 capacitor Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B66—HOISTING; LIFTING; HAULING
- B66B—ELEVATORS; ESCALATORS OR MOVING WALKWAYS
- B66B3/00—Applications of devices for indicating or signalling operating conditions of elevators
- B66B3/002—Indicators
- B66B3/004—Mechanical devices that can be illuminated
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B66—HOISTING; LIFTING; HAULING
- B66B—ELEVATORS; ESCALATORS OR MOVING WALKWAYS
- B66B3/00—Applications of devices for indicating or signalling operating conditions of elevators
- B66B3/002—Indicators
- B66B3/006—Indicators for guiding passengers to their assigned elevator car
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Mechanical Engineering (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Junction Field-Effect Transistors (AREA)
- Element Separation (AREA)
Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 종래의 리세스 게이트 영역을 정의하는 마스크를 그대로 이용하되 리세스 게이트 영역을 정의하는 부분의 패드 질화막이 남도록 한 후 소자분리막 및 제 1 하드 마스크층을 이용하여 리세스를 형성함으로써 소자분리막과 반도체 기판 사이의 단차가 형성되지 않도록 하여 후속의 게이트 전극 식각 공정을 더 용이하게 할 수 있도록 하는 기술에 관한 것이다.
Description
도 1은 종래 기술에 따른 반도체 소자의 레이아웃.
도 2a 내지 2f는 종래 기술에 따른 반도체 소자의 제조 공정을 도시한 단면도들.
도 3은 본 발명의 실시 예에 따른 반도체 소자의 레이아웃.
도 4a 내지 4f는 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 5a 내지 5c는 본 발명의 제 2 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 리세스 게이트를 형성하는데 있어 리세스 게이트 영역을 정의하는 제 1 리세스 게이트 마스크를 사용하여 반도체 기판을 식각하는데, 이때 식각 선택비에 의해 리세스 게이트 영역 이외의 부분인 소자 분리막도 식각되어 반도체 기판과 높이차이가 발생하게 되어 문제가 되는 것을 방지하기 위한 것이다.
일반적으로, 셀 트랜지스터의 채널 길이가 감소할수록 셀 트랜지스터의 문턱 전압을 맞추기 위하여 셀 채널의 이온 농도를 증가시키고, 이로 인하여 소스/드레인 영역의 전계가 증가되어 누설 전류가 증가함으로 DRAM의 리프레쉬 특성은 저하된다. 따라서 셀 트랜지스터의 채널 길이를 증가시키기 위하여 다음과 같은 반도체 소자의 구조가 제안되었다.
도 1은 종래 기술에 따른 활성 영역(1), 리세스 게이트 영역(2) 및 게이트 영역(3)을 도시한 반도체 소자의 레이아웃이다.
도 1을 참조하면, 리세스 게이트 영역(2)의 선 폭은 게이트 영역(3)의 선 폭보다 2D만큼 좁은 것으로 도시되어 있고, 게이트 영역들(3) 사이의 폭은 F로 도시되어 있다.
도 2a 내지 2f는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 도 2a(i) 내지 2f(i)는 도 1의 I-I'을 따른 단면도들이고, 도 2a(ii) 내지 2f(ii)는 도 1의 II-II'을 따른 단면도들이다.
도 2a를 참조하면, 패드 산화막(13)과 패드 질화막(15)을 구비한 반도체 기판(10)에 소자 분리막(50)을 형성한다.
도 2b를 참조하면, 패드 질화막(15)을 제거한 후, 전체 표면에 이온을 주입하여 반도체 기판(10)에 웰 및 채널 이온 주입 영역(미도시)을 형성한다. 다음으로, 전체 표면 상부에 평탄화된 폴리실리콘층(45)을 형성한다.
도 2c를 참조하면, 리세스 게이트 영역을 정의하는 제 1 게이트 마스크(미도시)를 식각 마스크로 폴리실리콘층(45)과 패드 산화막(13)을 식각하여 도 1의 리세 스 게이트 영역(2)을 정의하는 폴리실리콘층 패턴(45a)과 패드 산화막 패턴(13a)을 형성한다.
도 2d를 참조하면, 도 1의 리세스 게이트 영역(2)의 반도체 기판(10)을 소정 두께 식각하여 리세스(53)를 형성한다. 이때, 리세스(53) 형성 시 폴리실리콘층 패턴(45a)도 동시에 제거된다. 또한, 소자 분리막(50)에 인접한 반도체 기판(10)은 식각 속도가 상대적으로 늦어 실리콘 혼(horn)이 형성되는 문제가 발생한다.
도 2e를 참조하면, 노출된 반도체 기판(10) 상부에 게이트 절연막(60)을 형성한다. 다음으로, 리세스(53)를 매립하는 평탄화된 게이트 도전층(65)을 형성하고, 그 상부에 하드 마스크층(90)을 형성한다. 여기서, 게이트 도전층(65)은 하부 게이트 도전층(70)과 상부 게이트 도전층(80)의 적층구조로 형성한다.
도 2f를 참조하면, 게이트를 정의하는 제 2 게이트 마스크(미도시)를 식각 마스크로 하드 마스크층(90)과 게이트 도전층(65)을 패터닝하여 게이트(99)를 형성한다.
상술한 바와 같이, 소자분리막의 표면이 실리콘 기판의 상부 표면보다 낮아지는 문제는 게이트 절연막 상부에 하부 전극의 두께와 소자 분리막 상부에 형성되는 하부 전극 두께의 차이로 나타나고, 소자 분리막 상부의 두꺼운 하부 전극을 식각하기 위해서는 활성 영역인 실리콘 기판 상부에 형성되는 게이트의 하부 전극이 과도 식각되는 문제를 유발 시킨다. 또한, 종래 기술에 따른 반도체 소자의 형성 방법은 게이트 형성 공정의 어려움뿐만 아니라, 게이트 형성 후 워드라인 캐패시턴스가 증가하여 DRAM의 동작 속도를 저하시키는 문제 및 누설 전류 증가에 따른 반 도체 소자의 리프레쉬 특성 저하 문제를 유발 시킨다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 특히 종래의 리세스 게이트 영역을 정의하는 마스크를 그대로 이용하되 리세스 게이트 영역을 정의하는 부분의 패드 질화막이 남도록 한 후 소자분리막 및 제 1 하드 마스크층을 이용하여 리세스를 형성함으로써 소자분리막과 반도체 기판 사이의 단차가 형성되지 않도록 하여 후속의 게이트 전극 식각 공정을 더 용이하게 할 수 있도록 하고, 소자의 리프레쉬 특성을 개선할 수 있는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 제조 방법은,
(a) 반도체 기판 상부에 소자 분리 영역을 노출시키는 패드 산화막 및 패드 질화막의 적층 구조를 형성하는 단계와,
(b) 상기 패드 산화막 및 패드 질화막을 식각 마스크로 상기 반도체 기판을 식각하여 활성 영역을 정의하는 트렌치를 형성하는 단계와,
(c) 상기 트렌치를 매립하는 소자 분리용 절연막을 형성한 후, 상기 패드 질화막이 노출될 때까지 상기 소자 분리용 절연막을 평탄화 식각하여 소자 분리막을 형성하는 단계와,
(d) 라인 타입의 리세스 게이트 영역을 정의하는 제 1 게이트 마스크를 이용 한 노광 및 식각 공정으로 상기 패드 질화막 및 소자 분리막을 식각하여 패드 산화막을 노출시키되, 리세스 게이트 영역을 제외한 부분이 노출되도록 하는 단계와,
(e) 상기 노출된 부분을 매립하는 제 1 하드 마스크층을 형성하는 단계와,
(f) 상기 제 1 하드 마스크층 및 소자 분리막을 식각 마스크로 상기 잔류하는 패드 질화막 및 패드 산화막을 제거하여 리세스 게이트 영역의 반도체 기판을 노출시키는 단계와,
(g) 상기 노출된 반도체 기판을 소정 깊이 식각하여 리세스를 형성하는 단계와,
(h) 상기 제 1 하드 마스크층 및 패드 산화막을 제거한 후 노출된 반도체 기판 표면에 게이트 산화막을 형성하는 단계와,
(i) 상기 리세스를 매립하는 평탄화된 게이트 도전층을 전체 표면에 형성하는 단계와,
(j) 상기 게이트 도전층 상부에 게이트 하드 마스크층을 형성하는 단계 및
(k) 게이트를 정의하는 제 2 게이트 마스크를 식각 마스크로 상기 게이트 하드 마스크층 및 게이트 도전층을 패터닝하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시 예에 따라 소자 분리막(150)에 의해 정의되는 활성 영역(101), 리세스 게이트 영역(102) 및 게이트 영역(103)을 도시한 반도체 소 자의 레이아웃이다.
도 3을 참조하면, 리세스 게이트 영역(102)의 선 폭은 게이트 영역(103)의 선 폭보다 2D만큼 좁은 것으로 도시되어 있고, 게이트 영역들(103) 사이의 폭은 F로 도시되어 있다.
도 4a 내지 4f는 본 발명의 제 1 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 도 4a(i) 내지 4f(i)는 도 3의 I-I'을 따른 단면도들이고, 도 4a(ii) 내지 4f(ii)는 도 3의 II-II'을 따른 단면도들이다.
도 4a를 참조하면, 반도체 기판(110) 상부에 도 3의 활성 영역(101)을 정의하는 패드 산화막(113) 및 패드 질화막(115)을 형성한 후 패드 산화막(113) 및 패드 질화막(115)을 식각 마스크로 반도체 기판(110)을 소정 두께 식각하여 트렌치를 형성한다. 이때, 패드 질화막(115) 두께는 50 ~ 200nm인 것이 바람직하다.
다음에는, 트렌치를 매립하는 소자 분리용 산화막(미도시)을 형성하고, 패드 질화막(115)을 노출할 때까지 CMP 공정을 진행하여 소자 분리용 산화막을 평탄화 식각하여 소자 분리막(150)을 형성한다. 그 다음에는, 소자 분리막에 의해 정의된 도 3의 활성영역(101)에 웰 채널 이온 주입을 실시한다.
도 4b를 참조하면, 전체 표면 상부에 감광막을 형성한 후, 도 3의 라인 타입의 리세스 게이트 영역(102)을 정의하는 제 1 게이트 마스크(미도시)를 이용한 노광 및 식각 공정으로 상기 패드 질화막(115) 및 소자 분리막(150)을 식각하여 패드 산화막(113)을 노출시키되, 리세스 게이트 영역을 제외한 나머지 부분이 노출되도록 한다.
다음에는, 감광막을 제거한 후 패드 질화막 패턴(115a) 사이의 노출된 영역을 제 1 하드 마스크층(145)으로 매립한 후 CMP 공정을 진행하여 제 1 하드마스크층(145) 표면을 평탄화 한다. 이때, 제 1 하드 마스크층(145)은 산화막, SiON막, 비정질탄소막, 실리콘막 및 이들의 조합 중 선택된 어느 하나를 이용하여 형성하는 것이 바람직하다.
도 4c를 참조하면, 제 1 하드 마스크층(145) 및 소자 분리막(150)을 식각 마스크로 패드 질화막 패턴(115a)을 습식식각 방법을 이용하여 제거한다.
다음에는, 리세스 게이트 영역의 패드 산화막(113)을 제거하여 리세스 게이트 영역의 반도체 기판을 노출시킨다. 이때, 소자 분리막(150) 및 제 1 하드마스크층(145)도 소정 두께 식각되나, 소자 분리막(150) 및 제 1 하드마스크층(145)은 높이가 반도체 기판 보다 높은 위치에 형성되도록 하는 것이 바람직하다.
다음에는, 리세스 게이트 영역의 패드 산화막(113)을 제거하여 리세스 게이트 영역의 반도체 기판을 노출시킨다.
도 4d를 참조하면, 노출된 반도체 기판(110)을 소정 깊이 식각하여 리세스(153)를 형성한다. 다음에는, 리세스(153)의 반도체 기판(110) 표면에 산화막(미도시)을 형성한 후 채널 이온 주입을 실시할 수도 있다.
도 4e를 참조하면, 제 1 하드 마스크층(145)은 도 4d에서 반도체 기판(110)의 식각시 함께 식각되어 없어지게 할 수 있으며, 또는 잔류하게 되는 경우 잔류하는 제 1 하드 마스크층(145) 및 패드 산화막(113a)을 습식식각 방법을 이용하여 제거한 후 노출된 반도체 기판(110) 표면에 게이트 산화막(160)을 형성한다.
다음에는, 리세스(153)를 매립하는 평탄화된 게이트 도전층(165)을 전체 표면에 형성하고, 게이트 도전층(165) 상부에 게이트 하드 마스크층(190)을 형성한다. 이때, 게이트 도전층(165)은 하부 전극(170) 및 상부 전극(180)의 적층 구조로 형성하는 것이 바람직하며, 하부 전극(170)은 n+ 다결정 실리콘, p+ 다결정 실리콘, TiN 및 이들의 혼합층 중 선택된 하나를 이용하고, 상부 전극(180)은 WN/W, WSix/WN/W, Ti/TiN/W, Ti/WN/W, TiN/Ti, TiN 및 이들의 혼합층 중 선택된 어느 하나를 이용하여 형성한다.
도 4f를 참조하면, 도 3의 게이트 영역(103)인 게이트를 정의하는 제 2 게이트 마스크(미도시)를 식각 마스크로 게이트 하드 마스크층(190) 및 게이트 도전층(165)을 패터닝하여 게이트(199)를 형성한다.
이후, 감광막 패턴을 제거한 후, 게이트(199)를 이온 주입 마스크로 이온 주입하여 게이트들(199) 사이의 반도체 기판(110)에 LDD 영역(미도시)을 형성한다. 다음에는, 게이트 측벽 절연막 형성, 소스/드레인 영역 형성, 콘택 플러그 형성, 비트 라인 콘택 및 비트 라인 형성, 캐패시터 콘택 및 캐패시터 형성, 금속 배선 콘택 및 금속 배선 형성과 같은 일반적 트랜지스터 제조 공정을 수행하여 반도체 소자를 완성한다.
도 5a 내지 5c는 본 발명의 제 2 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 도 5a(i) 내지 5c(i)는 도 3의 I-I'을 따른 단면도들이고, 도 5a(ii) 내지 5c(ii)는 도 3의 II-II'을 따른 단면도들이다.
먼저 도 4a 내지 4d의 공정을 수행하여 리세스를 형성한다.
도 5a를 참조하면, 패드 산화막(113a), 제 1 하드 마스크층(145) 및 리세스(153)의 측벽에 측벽 절연막(145A)을 형성하고, 측벽 절연막(145a)을 마스크로 리세스의 하부 반도체 기판(110)을 등방성 식각하여 리세스(153)의 하부 모양이 원형이나 타원형으로 형성되는 Si 리세스(155)를 형성한다.
도 5b를 참조하면, 제 1 하드 마스크층(145) 및 패드 산화막(113a)을 습식식각 방법을 이용하여 제거한 후 노출된 반도체 기판(110) 표면에 게이트 산화막(160)을 형성한다.
다음에는, Si 리세스(155)를 매립하는 평탄화 된 게이트 도전층(165)을 전체 표면에 형성하고, 게이트 도전층(165) 상부에 게이트 하드 마스크층(190)을 형성한다. 이때, 게이트 도전층(165)은 하부 전극(170) 및 상부 전극(180)의 적층구조로 형성하는 것이 바람직하며, 하부 전극(170)은 n+ 다결정 실리콘, p+ 다결정 실리콘, TiN 및 이들의 혼합층 중 선택된 하나를 이용하고, 상부 전극(180)은 WN/W, WSix/WN/W, Ti/TiN/W, Ti/WN/W, TiN/Ti, TiN 및 이들의 혼합층 중 선택된 어느 하나를 이용하여 형성한다.
도 5c를 참조하면, 도 3의 게이트 영역(103)인 게이트를 정의하는 제 2 게이트 마스크(미도시)를 식각 마스크로 게이트 하드 마스크층(190) 및 게이트 도전층(165)을 패터닝하여 게이트(199)를 형성한다.
이후, 감광막 패턴을 제거한 후, 게이트(199)를 이온 주입 마스크로 이온 주입하여 게이트들(199) 사이의 반도체 기판(110)에 LDD 영역(미도시)을 형성한다. 다음에는, 게이트 측벽 절연막 형성, 소스/드레인 영역 형성, 콘택 플러그 형성, 비트 라인 콘택 및 비트 라인 형성, 캐패시터 콘택 및 캐패시터 형성, 금속 배선 콘택 및 금속 배선 형성과 같은 일반적 트랜지스터 제조 공정을 수행하여 반도체 소자를 완성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조 방법은 종래의 리세스 게이트 영역을 정의하는 마스크를 그대로 이용하되 리세스 게이트 영역을 정의하는 부분의 패드 질화막이 남도록 한 후 소자분리막 및 제 1 하드 마스크층을 이용하여 리세스를 형성함으로써 게이트 전극 식각 공정을 더 용이하게 하고, 워드라인 캐패시턴스도 감소시킬 수 있으며, 전하 저장 전압의 누설 전류를 감소시키는 효과를 제공한다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (10)
- (a) 반도체 기판 상부에 소자 분리 영역을 노출시키는 패드 산화막 및 패드 질화막의 적층 구조를 형성하는 단계;(b) 상기 패드 산화막 및 패드 질화막을 식각 마스크로 상기 반도체 기판을 식각하여 활성 영역을 정의하는 트렌치를 형성하는 단계;(c) 상기 트렌치를 매립하는 소자 분리용 절연막을 형성한 후, 상기 패드 질화막이 노출될 때까지 상기 소자 분리용 절연막을 평탄화 식각하여 소자 분리막을 형성하는 단계;(d) 라인 타입의 리세스 게이트 영역을 정의하는 제 1 게이트 마스크를 이용한 노광 및 식각 공정으로 상기 패드 질화막 및 소자 분리막을 식각하여 패드 산화막을 노출시키되, 리세스 게이트 영역을 제외한 부분이 노출되도록 하는 단계;(e) 상기 노출된 부분을 매립하는 제 1 하드 마스크층을 형성하는 단계;(f) 상기 제 1 하드 마스크층 및 소자 분리막을 식각 마스크로 상기 잔류하는 패드 질화막 및 패드 산화막을 제거하여 리세스 게이트 영역의 반도체 기판을 노출시키는 단계;(g) 상기 노출된 반도체 기판을 소정 깊이 식각하여 리세스를 형성하는 단계;(h) 상기 제 1 하드 마스크층 및 패드 산화막을 제거한 후 노출된 반도체 기판 표면에 게이트 산화막을 형성하는 단계;(i) 상기 리세스를 매립하는 평탄화된 게이트 도전층을 전체 표면에 형성하는 단계;(j) 상기 게이트 도전층 상부에 게이트 하드 마스크층을 형성하는 단계; 및(k) 게이트를 정의하는 제 2 게이트 마스크를 식각 마스크로 상기 게이트 하드 마스크층 및 게이트 도전층을 패터닝하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 (b) 단계의 패드 질화막 두께는 50 ~ 200nm인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 (c) 단계의 소자 분리막을 형성한 후 활성영역에 웰 채널 이온 주입을 실시 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 하드 마스크층은 산화막, SiON막, 비정질탄소막, 실리콘막 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 (g) 단계에서 리세스를 형성한 후 반도체 기판 표면에 산화막을 형성한 후 채널 이온 주입을 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 (i) 단계의 게이트 도전층은 하부 전극 및 상부 전극의 적층구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 하부 전극은 n+ 다결정 실리콘, p+ 다결정 실리콘, TiN 및 이들의 혼합층 중 선택된 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 상부 전극은 WN/W, WSix/WN/W, Ti/TiN/W, Ti/WN/W, TiN/Ti, TiN 및 이들의 혼합층 중 선택된 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서상기 (g) 단계의 리세스를 형성한 후(g-1) 상기 패드 산화막, 제 1 하드마스크층 및 리세스의 측벽에 측벽 절연막을 형성하는 단계 및(g-2) 상기 측벽 절연막을 마스크로 상기 리세스의 하부 반도체 기판을 등방성 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9 항에 있어서,상기 리세스의 하부 모양은 원형이나 타원형으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060027005A KR100702302B1 (ko) | 2006-03-24 | 2006-03-24 | 반도체 소자의 제조 방법 |
| US11/529,540 US7608508B2 (en) | 2006-03-24 | 2006-09-29 | Method for manufacturing semiconductor device |
| TW095142209A TWI324365B (en) | 2006-03-24 | 2006-11-15 | Method for manufacturing semiconductor device |
| CN2006101459123A CN101043024B (zh) | 2006-03-24 | 2006-11-23 | 用于制造半导体器件的方法 |
| US12/605,971 US7888206B2 (en) | 2006-03-24 | 2009-10-26 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060027005A KR100702302B1 (ko) | 2006-03-24 | 2006-03-24 | 반도체 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100702302B1 true KR100702302B1 (ko) | 2007-03-30 |
Family
ID=38534008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060027005A KR100702302B1 (ko) | 2006-03-24 | 2006-03-24 | 반도체 소자의 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US7608508B2 (ko) |
| KR (1) | KR100702302B1 (ko) |
| CN (1) | CN101043024B (ko) |
| TW (1) | TWI324365B (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100629263B1 (ko) * | 2004-07-23 | 2006-09-29 | 삼성전자주식회사 | 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법 |
| US7858476B2 (en) * | 2006-10-30 | 2010-12-28 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device with recess gate |
| KR100780658B1 (ko) * | 2006-12-27 | 2007-11-30 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100971422B1 (ko) * | 2008-04-01 | 2010-07-21 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
| US20140264531A1 (en) * | 2013-03-15 | 2014-09-18 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory |
| CN111952170B (zh) * | 2019-05-15 | 2023-05-26 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000045462A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 반도체소자의 제조방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100349343B1 (ko) * | 2000-03-28 | 2002-08-21 | 주식회사 하이닉스반도체 | 반도체장치의 트랜지스터 제조방법 |
| US20030085435A1 (en) * | 2001-11-02 | 2003-05-08 | Zhongze Wang | Transistor structure and process to fabricate same |
| KR100615593B1 (ko) * | 2004-05-06 | 2006-08-25 | 주식회사 하이닉스반도체 | 리세스채널을 구비한 반도체소자의 제조 방법 |
| KR20050122477A (ko) * | 2004-06-24 | 2005-12-29 | 주식회사 하이닉스반도체 | 리세스 게이트를 갖는 트랜지스터의 제조 방법 |
| JP4552603B2 (ja) * | 2004-11-08 | 2010-09-29 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| KR100642650B1 (ko) * | 2005-09-22 | 2006-11-10 | 삼성전자주식회사 | 측방확장 활성영역을 갖는 반도체소자 및 그 제조방법 |
-
2006
- 2006-03-24 KR KR1020060027005A patent/KR100702302B1/ko not_active IP Right Cessation
- 2006-09-29 US US11/529,540 patent/US7608508B2/en not_active Expired - Fee Related
- 2006-11-15 TW TW095142209A patent/TWI324365B/zh not_active IP Right Cessation
- 2006-11-23 CN CN2006101459123A patent/CN101043024B/zh not_active Expired - Fee Related
-
2009
- 2009-10-26 US US12/605,971 patent/US7888206B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000045462A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 반도체소자의 제조방법 |
Non-Patent Citations (1)
| Title |
|---|
| 1020000045462 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI324365B (en) | 2010-05-01 |
| US20100048008A1 (en) | 2010-02-25 |
| TW200737344A (en) | 2007-10-01 |
| US7608508B2 (en) | 2009-10-27 |
| US7888206B2 (en) | 2011-02-15 |
| CN101043024B (zh) | 2010-09-29 |
| CN101043024A (zh) | 2007-09-26 |
| US20070224762A1 (en) | 2007-09-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100720238B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| JP4936699B2 (ja) | 半導体素子の製造方法 | |
| US8093125B2 (en) | Manufacturing method of capacitor in semiconductor device | |
| KR100745885B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| US7696570B2 (en) | Transistors of semiconductor device having channel region in a channel-portion hole and methods of forming the same | |
| KR100673133B1 (ko) | 반도체 소자의 제조 방법 | |
| US20050170593A1 (en) | Method for forming a FinFET by a damascene process | |
| KR100702302B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20090096996A (ko) | 반도체 소자 및 그 제조 방법 | |
| US7354827B2 (en) | Transistor having asymmetric channel region, semiconductor device including the same, and method of fabricating semiconductor device including the same | |
| KR20110003039A (ko) | 배리드 게이트를 포함하는 반도체 소자의 제조 방법 | |
| KR20090039203A (ko) | 반도체 소자의 제조 방법 | |
| TWI781559B (zh) | 半導體裝置 | |
| KR101024771B1 (ko) | 매립 워드라인을 갖는 반도체 소자 및 그 제조 방법 | |
| KR100745882B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR100586553B1 (ko) | 반도체 소자의 게이트 및 이의 형성 방법 | |
| KR100733228B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR100966964B1 (ko) | 반도체 소자의 형성 방법 | |
| KR101060718B1 (ko) | 반도체 소자 형성 방법 | |
| KR101087782B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100732269B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR101139463B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100732305B1 (ko) | 디램 셀 및 그 제조 방법 | |
| KR101043364B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100745900B1 (ko) | 반도체 소자 및 그의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120222 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |