CN101043024B - 用于制造半导体器件的方法 - Google Patents

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Abstract

公开一种用于制造半导体器件的方法，其包括利用器件分隔膜和第一硬掩模层来形成凹进部，使得可以利用常规掩模而保留用于限定凹式栅极区域的垫氮化物膜。该方法另外限定凹式栅极区域，以在器件分隔膜与半导体基板之间没有阶梯形差的情况下，便于随后用于蚀刻栅极电极的工序。

Description

用于制造半导体器件的方法
技术领域
本发明一般涉及一种用于制造半导体器件的方法，并且更具体来说，涉及一种蚀刻半导体基板的技术，其中在凹式栅极的形成过程中，利用用于限定凹式栅极区域的第一凹式栅极作为掩模，从而防止由于除了该凹式栅极区域之外的器件分隔膜因蚀刻选择性受到蚀刻，而与半导体基板产生高度差。
背景技术
当单元晶体管的通道长度缩短时，单元通道的离子浓度会增高，以调整该单元晶体管的临界电压。因此，源极/漏极区域的电场增强并且泄漏电流增加，因此DRAM的刷新特性劣化。
图1是示出用以增加单元晶体管的通道长度的常规半导体器件的布局图。
图1的常规半导体器件包括有源区1、凹式栅极区域2和栅极区域3。
凹式栅极区域2的线宽比栅极区域3的线宽窄2D。栅极区域3之间的宽度为F。
图2a至2f是示出用于制造半导体器件的常规工序的简图。图2a(i)至2f(i)是沿着图1的线I-I’截取的横截面图，而图2a(ii)至2f(ii)是沿着图1的线I I-II’截取的横截面图。
在包括垫氧化物膜13和垫氮化物膜15的半导体基板10上形成器件分隔膜50。
在去除垫氮化物膜15之后，将离子植入到所得到的结构中，以形成井和通道离子植入区域(未示出)。然后，在所得到的结构上形成多晶硅层45。
利用限定凹式栅极区域的第一栅极掩模(未示出)作为蚀刻掩模，蚀刻多晶硅层45和垫氧化物膜13，以形成限定图1的凹式栅极区域2的多晶硅图案45a和垫氧化物图案13a。
以预定厚度蚀刻图1的凹式栅极区域2的半导体基板10，以形成凹进部53。这里，在形成凹进部53的同时去除多晶硅图案45a。与器件分隔膜50相邻的半导体基板10具有相对较慢的蚀刻速度以产生硅角(silicon horn)。
在露出的半导体基板10上形成栅极绝缘膜60。然后，形成用于填充凹进部53的栅极导电层65，并且在栅极导电层65上形成硬掩模层90。栅极导电层65具有包括底部电极70和顶部电极80的沉积结构。
利用用于限定栅极的第二栅极掩模(未示出)作为蚀刻掩模，使硬掩模层90和栅极导电层65形成图案，以形成栅极99。
栅极绝缘膜60和器件分隔膜50上的底部电极的厚度差使器件分隔膜50的表面低于硅基板的表面，并且使得形成在有源区域的硅基板之上的闸极的底部电极75被过度蚀刻，以便于蚀刻该组件分隔膜的厚的底部电极。此外，用于制造半导体器件的常规方法在形成栅极之后增加了字线电容，并且由于泄漏电流增加而使DRAM的操作速度和半导体器件的刷新特性降低。
发明内容
各种实施例关于一种用于制造半导体器件的方法，该方法包括利用器件分隔膜和第一硬掩模层来形成凹进部，使得可以利用常规掩模而保留用于限定凹式栅极区域的垫氮化物膜。该方法另外限定凹式栅极区域，以在器件分隔膜与半导体基板之间没有阶梯形(厚度)差的情况下，便于随后用于蚀刻栅极电极的工序，并且提高器件的刷新特性。
根据本发明的实施例，一种用于制造半导体器件的方法包括：
形成包括垫氧化物膜和垫氮化物膜的沉积结构，该垫氧化物膜和该垫氮化物膜露出半导体基板的器件分隔区域；
利用该垫氧化物膜和该垫氮化物膜作为蚀刻掩模，蚀刻该半导体基板，以形成限定有源区的沟槽；
形成填充该沟槽的用于分隔该器件的绝缘膜，并且平坦化该绝缘膜，直到露出该垫氮化物膜为止，以形成器件分隔膜；
利用限定线型凹式栅极区域的第一栅极掩模，通过曝光(expos ing)与蚀刻工序，蚀刻该垫氮化物膜和该器件分隔膜，以露出除了该凹式栅极区域之外的垫氧化物膜；
形成填充该露出区域的第一硬掩模层；
利用该第一硬掩模层和该器件分隔膜作为蚀刻掩模，去除残留的垫氮化物膜和垫氧化物膜，以露出该凹式栅极区域的半导体基板；
以预定厚度蚀刻该露出的半导体基板以形成凹进部；
去除该第一硬掩模层和该垫氧化物膜，以在该露出的半导体基板上形成栅极氧化物膜；
在所得到的结构上形成用于填充该凹进部的栅极导电层；
在该栅极导电层上形成栅极硬掩模层；以及
利用用于限定栅极的第二栅极掩模作为蚀刻掩模，使该栅极硬掩模层和该栅极导电层形成图案，以形成栅极。
附图说明
在阅读以下的详细说明且参考附图之后，本发明的其它方面及优点将会变得显而易见，其中：
图1是示出常规半导体器件的布局图；
图2a至2f是示出用于制造半导体器件的常规工序的简图；
图3是示出根据本发明实施例的半导体器件的布局图；
图4a至4f是示出用于制造根据本发明实施例的半导体器件的方法的简图；以及
图5a至5c是示出用于制造根据本发明实施例的半导体器件的方法的简图。
具体实施方式
参考附图详细说明本发明。
图3是示出根据本发明实施例的半导体器件的布局图。
在实施例中，半导体器件包括由器件分隔膜150限定的有源区101、凹式栅极区域102和栅极区域103。
凹式栅极区域102的线宽比栅极区域103的线宽窄2D，并且栅极区域103之间的宽度为F。
图4a至4f是示出用于制造根据本发明实施例的半导体器件的方法的简图。图4a(i)至4f(i)是沿着图3的线I-I’截取的横截面图，而图4a(ii)至4f(ii)是沿着图3的线II-II’截取的横截面图。
在半导体基板110上形成限定图3的有源区的垫氧化物膜113和垫氮化物膜115。然后，利用垫氧化物膜113和垫氮化物膜115，以预定厚度蚀刻半导体基板110，以形成沟槽。优选的是，垫氮化物膜115的厚度范围是50至200nm。
此后，形成用于填充沟槽的器件分隔氧化物膜(未示出)，并且执行CMP工序，直到露出垫氮化物膜115，以平坦化该器件分隔氧化物膜为止。因此，形成器件分隔膜150。然后，在图3的由器件分隔膜限定的有源区101上执行井-通道离子植入工序。
在所得到的结构上形成光阻膜之后，利用用于限定线型凹式栅极区域102的第一栅极掩模(未示出)，通过曝光与蚀刻工序，蚀刻垫氮化物膜115和器件分隔膜150，以露出除了凹式栅极区域102之外的垫氧化物膜113。
在去除光阻膜之后，用第一硬掩模层145填充垫氮化物膜图案115a之间露出的区域。然后，执行CMP工序以平坦化第一硬掩模层145。第一硬掩模层145选自氧化物膜、SiON膜、非晶碳膜、硅膜及其组合中之一。
利用硬掩模层145和器件分隔膜150作为蚀刻掩模，通过湿式蚀刻工序，去除垫氮化物膜图案115a。
去除凹式栅极区域的垫氧化物膜113，以露出该凹式栅极区域的半导体基板。这里，以预定厚度蚀刻器件分隔膜150和第一硬掩模层145，使得器件分隔膜150和第一硬掩模层145的高度形成为高于半导体基板的高度。
以预定厚度蚀刻露出的半导体基板110，以形成凹进部153。在凹进部153的半导体基板110上形成氧化物膜(未示出)之后，可在凹进部153上执行通道离子植入工序。
当在图4d中蚀刻半导体基板110时，可去除第一硬掩模层145。在通过湿式蚀刻工序去除残留的第一硬掩模层145和垫氧化物膜113a之后，在露出的半导体基板110上形成栅极氧化物膜160。
在所得到的结构上形成用于填充凹进部153的栅极导电层165，并且在栅极导电层165上形成栅极硬掩模层190。优选的是，栅极导电层165具有包括底部电极170和顶部电极180的沉积结构。底部电极170选自n+多晶硅、p+多晶硅、TiN及其组合中之一。顶部电极180选自WN/W、WSix/WN/W、Ti/TiN/W、Ti/WN/W、TiN/Ti、TiN及其组合中之一。
利用用于限定作为图3的栅极区域103的栅极的第二栅极掩模(未示出)作为蚀刻掩模，使栅极硬掩模层190和栅极导电层165形成图案，以形成栅极199。
在去除光阻图案之后，利用栅极199作为离子植入掩模而植入离子，以在栅极199之间的半导体基板110中形成LDD区域(未示出)。然后，执行用于制造晶体管的通用工序，该工序包括形成栅极侧壁绝缘膜195、源极/漏极区域、触点插塞、位线触点与位线、电容器触点与电容器、以及金属线触点与金属线，从而获得半导体器件。
图5a至5c是示出用于制造根据本发明实施例的半导体器件的方法的简图。图5a(i)至5c(i)是沿着图3的线I-I’截取的横截面图，而图5a(ii)至5c(ii)是沿着图3的线II-II’截取的横截面图。
首先，执行图4a至4d的工序以形成凹进部。
在垫氧化物膜213a、第一硬掩模层245和第一凹进部(未示出)的侧壁处形成侧壁绝缘膜245a。利用侧壁绝缘膜245a作为掩模，等向蚀刻第一凹进部(未示出)的底部半导体基板210，以形成第二凹进部255，第二凹进部255的底部具有圆形或椭圆形底部。
通过湿式蚀刻工序去除第一硬掩模层245和垫氧化物膜213a，以在露出的半导体基板210上形成栅极氧化物膜260。
在所得到的结构上形成用于填充第二凹进部255的栅极导电层265。在栅极导电层265上形成栅极硬掩模层290，栅极导电层265具有包括底部电极270和顶部电极280的沉积结构。底部电极270选自n+多晶硅、p+多晶硅、TiN及其组合中之一。顶部电极280选自WN/W、WSix/WN/W、Ti/TiN/W、Ti/WN/W、Ti N/Ti、TiN及其组合中之—。
利用用于限定图3的栅极区域103的栅极的第二栅极掩模(未示出)，使栅极硬掩模层290和栅极导电层265形成图案，以形成栅极299。
在去除光阻图案之后，利用栅极299作为离子植入掩模植入离子，以在栅极299之间的半导体基板210中形成LDD区域(未示出)。然后，执行用于制造晶体管的通用工序，该工序包括形成栅极侧壁绝缘膜295、源极/漏极区域、触点插塞、位线触点与位线、电容器触点与电容器、以及金属线触点与金属线，从而获得半导体器件。
如上所述，根据本发明的实施例，一种用于制造半导体器件的方法包括利用器件分隔膜和第一硬掩模层形成凹进部，使得可以利用用于限定凹式栅极区域的常规掩模而保留用于限定该凹式栅极区域的垫氮化物膜，以便于用于蚀刻栅极电极的工序，降低字线电容和电荷存储电压的泄漏电流。
为了举例和说明起见，已经提出本发明的前述各种实施例的说明。该说明并非意在穷举或将本发明限制在所披露的具体形式，而是根据以上的讲述可以进行修改及变化、或者可从本发明的实践中获得修改及变化。因此，实施例的选择和说明是为了解释本发明的原理及其实际应用，以使得所属领域的技术人员能够以各种实施例和适用于所设想的特定用途的各种修改来利用本发明。

Claims (15)

1.一种用于制造半导体器件的方法，所述方法包括：
形成包括垫氧化物膜和垫氮化物膜的沉积结构，所述垫氧化物膜和所述垫氮化物膜露出半导体基板的器件分隔区域；
利用所述垫氧化物膜和垫氮化物膜作为蚀刻掩模，蚀刻所述半导体基板，以形成限定有源区的沟槽；
形成填充所述沟槽的用于分隔所述器件的绝缘膜，并且平坦化所述绝缘膜以形成器件分隔膜；
蚀刻所述垫氮化物膜和所述器件分隔膜；
形成填充所述露出区域的第一硬掩模层；
利用所述第一硬掩模层和所述器件分隔膜作为蚀刻掩模，去除残留的垫氮化物膜和垫氧化物膜，以露出凹式栅极区域的半导体基板；
以预定厚度蚀刻所述露出的半导体基板，以形成凹进部；
去除所述第一硬掩模层和所述垫氧化物膜，以在露出的半导体基板上形成栅极氧化物膜；
在所得到的结构上形成用于填充所述凹进部的栅极导电层；
在所述栅极导电层上形成栅极硬掩模层；以及
利用用于限定栅极的栅极掩模作为蚀刻掩模，使所述栅极硬掩模层和所述栅极导电层形成图案，以形成栅极。
2.根据权利要求1所述的方法，其中，所述垫氮化物膜的厚度范围是50至200nm。
3.根据权利要求1所述的方法，其中，在形成所述器件分隔膜之后，在所述有源区上执行井-通道离子植入工序。
4.根据权利要求1所述的方法，其中，所述第一硬掩模层选自氧化物膜、SiON膜、非晶碳膜、硅膜及其组合中之一。
5.根据权利要求1所述的方法，其中，去除残留的垫氮化物膜和垫氧化物膜包括利用所述第一硬掩模层和所述器件分隔膜作为蚀刻掩模，通过湿式蚀刻工序去除垫氮化物图案。
6.根据权利要求1所述的方法，其中，在所述半导体基板上形成所述凹进部并在所述半导体基板上形成另一氧化物膜之后，执行通道离子植入。
7.根据权利要求1所述的方法，其中，去除所述第一硬掩模层和所述垫氧化物膜包括执行湿式蚀刻工序。
8.根据权利要求1所述的方法，其中，所述栅极导电层具有包括底部电极和顶部电极的沉积结构。
9.根据权利要求8所述的方法，其中，所述底部电极选自n+多晶硅、p+多晶硅、TiN及其组合中之一。
10.根据权利要求8所述的方法，其中，所述顶部电极选自WN/W、WSix/WN/W、Ti/TiN/W、Ti/WN/W、TiN/Ti、TiN及其组合中之一。
11.根据权利要求1所述的方法，还包括利用所述栅极作为离子植入掩模来植入离子，以形成LDD区域。
12.根据权利要求1所述的方法，在形成所述凹进部之后，还包括：
在所述垫氧化物膜、所述第一硬掩模层和所述凹进部的侧壁上形成侧壁绝缘膜；以及
利用所述侧壁绝缘膜作为掩模，等向蚀刻所述凹进部的底部半导体基板。
13.根据权利要求12所述的方法，其中，所述凹进部的底部是圆形或椭圆形。
14.根据权利要求1所述的方法，其中，
利用限定线型凹式栅极区域的第一栅极掩模，通过曝光和蚀刻工序，蚀刻所述垫氮化物膜和所述器件分隔膜，以露出除了所述凹式栅极区域之外的所述垫氧化物膜。
15.根据权利要求1所述的方法，其中，通过CMP工序执行所述绝缘膜的平坦化，直到露出所述垫氮化物膜为止，以平坦化所述器件分隔膜，所述器件分隔膜为氧化物膜。
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