KR20110003039A - 배리드 게이트를 포함하는 반도체 소자의 제조 방법 - Google Patents

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KR20110003039A
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김형균
안성환
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주식회사 하이닉스반도체
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Abstract

본 발명은 셀 지역과 주변 지역 간의 식각 속도를 조절할 수 있는 배리드 게이트를 포함하는 반도체 소자의 제조 방법을 제공하기 위한 것으로, 셀 지역 및 주변 지역을 갖고 상기 셀 지역에 배리드 게이트를 포함하는 기판의 셀 지역 상부에 단차 완화막을 형성하는 단계; 상기 셀 지역의 단차 완화막 및 주변 지역 상부에 제1폴리실리콘막을 형성하는 단계; 상기 제1폴리실리콘막에 셀 지역의 비트라인 콘택홀 예정지역이 오픈되도록 패터닝하는 단계; 상기 제1폴리실리콘막을 식각장벽으로 상기 셀 지역의 단차 완화막을 식각하여 상기 기판을 오픈시키는 비트라인 콘택홀을 형성하는 단계; 상기 제1폴리실리콘막 상에 상기 셀 지역의 비트라인 콘택홀을 매립하는 제2폴리실리콘막을 형성하는 단계; 상기 제2폴리실리콘막 상에 제1 및 제2배리어 금속막을 형성하는 단계; 상기 셀 지역의 제2배리어 금속막, 제1배리어 금속막, 제2폴리실리콘막 및 제1폴리실리콘막을 선택적으로 제거하는 단계; 상기 셀 지역의 단차 완화막 및 주변 지역의 제2배리어 금속막 상에 제3배리어 금속막 및 전극용 금속막을 형성하는 단계; 상기 전극용 금속막, 제3 내지 제1배리어 금속막, 제2 및 제1폴리실리콘막을 식각하여 상기 셀 지역에는 비트라인을 형성하고, 동시에 상기 주변 지역에는 게이트 패턴을 형성하는 단계를 포함하여, 셀 지역과 주변 지역의 식각속도차이를 가중시키는 문제점을 개선하고 따라서, 셀 지역에 비트라인을 형성하기 위한 추가 식각공정이 생략가능하여, 추가 식각공정에 의해 주변 지역의 기판이 손실되는 문제 역시 개선하는 효과가 있다.
비트라인, 배리드 게이트, 식각속도

Description

배리드 게이트를 포함하는 반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE WITH BURIED GATE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 배리드 게이트를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 모스 트랜지스터가 차지하는 평면적은 점점 감소하고 있다. 그 결과, 모스 트랜지스터의 채널 길이가 감소하여 단채널 효과를 발생시킨다. 특히, 디램 소자의 메모리 셀에 채택되는 억세스 모스 트랜지스터에서 단채널 효과가 발생하면, 디램 셀의 문턱 전압이 감소되고 누설전류가 증가되어 디램 소자의 리프레쉬 특성을 저하시킨다.
이에 따라, 디램 소자의 집적도가 증가 할지라도, 게이트 채널 길이를 증가시켜 단채널 효과를 억제할 수 있는 모스 트랜지스터로서 리세스 게이트 모스 트랜지스터가 소개된 바 있다. 리세스 게이트 모스 트랜지스터는 반도체 기판의 활성영역 내에 형성된 리세스와 리세스 내에 형성된 게이트 전극 및 리세스에 의하여 이 격되도록 게이트 전극 양옆의 활성영역에 형성된 소스/드레인 영역들을 포함한다. 이러한 구조를 갖는 리세스 게이트 트랜지스터는 집적도가 증가할 지라도, 채널 길이를 증가시켜 단채널 효과에 의한 문제점들을 억제할 수 있다.
그러나, 디램 소자와 같은 반도체 소자에 리세스 게이트 모스 트랜지스터를 적용하더라도 소자의 고집적화에는 한계가 있다. 리세스 게이트 모스 트랜지스터의 소스/드레인 영역들 상에는 비트라인 및 캐패시터와의 전기적인 연결을 위한 콘택 구조물이 형성되는데, 접촉저항을 감소시키고 이웃하는 콘택 구조물 간 또는 콘택 구조물과 게이트 전극 간의 전기적 단락을 억제하기 위하여는 적절한 콘택 면적이 확보되어야 한다. 즉, 소스/드레인 영역들이 형성되는 게이트 전극 양옆의 활성영역은 양호한 콘택 형성을 위하여 일정 정도 이상의 면적을 가져야 한다. 그러나, 리세스 게이트 모스 트랜지스터를 적용함으로써 단채널 효과에 의한 문제점들은 억제될 수 있을지라도, 적절한 콘택 면적에 대한 요구는 여전히 존재하게 된다.
이에 따라, 매립 워드라인을 갖는 반도체 소자가 제안되었다. 매립 워드라인은 채널영역 및 소자분리막을 가로지르는 트렌치를 형성한 후, 트렌치 내의 일부분을 채우는 워드라인을 형성하고, 트렌치 내의 나머지 부분을 채우는 절연패턴을 형성하는 기술이다. 그 결과, 워드라인은 반도체 기판의 표면보다 아래에 매립되며, 상대적으로 큰 유효채널 길이를 제공한다.
한편, 매립 워드라인을 포함하는 반도체 소자의 경우, 셀 지역 비트라인을 주변 지역 게이트 라인을 형성하기 위해 쌓은 막을 동시에 사용하고 있다.
매립 워드라인을 형성하는 공정은 다음과 같다.
먼저, 셀 지역 게이트 라인을 배리드로 형성한 후, 셀 지역에 비트라인 콘택을 형성한다. 셀 지역의 비트라인 콘택이 완료되는 시점에서, 주변 지역은 게이트 산화막과 폴리실리콘막의 일부 두께가 형성된다. 이후, 나머지 폴리실리콘막을 추가로 형성하고, 이어서, 셀 지역만 마스크로 오픈하여 비트라인 콘택 위에 증착된 폴리실리콘막을 제거한다. 따라서, 셀 지역엔 비트라인 콘택 안에만 폴리실리콘막이 잔류하여 비트라인 콘택 플러그를 형성하며, 주변 지역엔 폴리실리콘막이 처음 두께 그대로 잔류한다.
이어서, 주변 지역에 게이트 패턴을 형성하기 위한 배리어 메탈, 전극막 텅스텐 및 하드마스크 등을 증착한다. 이후, 게이트 패턴 형성을 위한 패터닝과 동시에 셀 지역에 비트라인 패터닝을 한번의 식각 공정을 통해 진행하여 셀 지역에는 비트라인을, 주변 지역에는 게이트 패턴을 형성한다.
이때, 셀 지역의 비트라인 식각과 주변 지역의 게이트 패턴 식각은 배리어 메탈까지 동일 막을 식각하지만, 셀 지역의 패턴이 더 조밀하기 때문에 셀 지역 식각 속도가 느려지고, 이에 따라 셀 지역의 배리어 메탈의 식각이 완료되는 시점에서 주변 지역은 폴리실리콘막의 일부까지 상당 부분 식각된다. 더욱이, 셀 지역에 배리어 메탈의 하부층까지 모두 식각을 진행하는 경우, 주변 지역은 전극막의 식각이 완료되는 것 뿐 아니라, 액티브 영역이 식각되는 문제점이 있다.
따라서, 셀 지역과 주변 지역 간의 식각 속도를 조절할 수 있는 방법이 필요하다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 셀 지역과 주변 지역 간의 식각 속도를 조절할 수 있는 배리드 게이트를 포함하는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 배리드 게이트를 포함하는 반도체 소자의 제조 방법은 셀 지역 및 주변 지역을 갖고 상기 셀 지역에 배리드 게이트를 포함하는 기판의 셀 지역 상부에 단차 완화막을 형성하는 단계; 상기 셀 지역의 단차 완화막 및 주변 지역 상부에 제1폴리실리콘막을 형성하는 단계; 상기 제1폴리실리콘막에 셀 지역의 비트라인 콘택홀 예정지역이 오픈되도록 패터닝하는 단계; 상기 제1폴리실리콘막을 식각장벽으로 상기 셀 지역의 단차 완화막을 식각하여 상기 기판을 오픈시키는 비트라인 콘택홀을 형성하는 단계; 상기 제1폴리실리콘막 상에 상기 셀 지역의 비트라인 콘택홀을 매립하는 제2폴리실리콘막을 형성하는 단계; 상기 제2폴리실리콘막 상에 제1 및 제2배리어 금속막을 형성하는 단계; 상기 셀 지역의 제2배리어 금속막, 제1배리어 금속막, 제2폴리실리콘막 및 제1폴리실리콘막을 선택적으로 제거하는 단계; 상기 셀 지역의 단차 완화막 및 주변 지역의 제2배리어 금속막 상에 제3배리어 금속막 및 전극용 금속막을 형성하는 단계; 상기 전극용 금속막, 제3 내지 제1배리어 금속막, 제2 및 제1폴리실리콘막을 식각하여 상기 셀 지 역에는 비트라인을 형성하고, 동시에 상기 주변 지역에는 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 셀 지역에 배리드 게이트는, 상기 기판 상부에 상기 셀 지역의 배리드 게이트 예정영역을 오픈시키는 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 식각장벽으로 상기 기판을 식각하여 상기 셀 지역에 리세스 패턴을 형성하는 단계; 상기 리세스 패턴에 상기 기판의 표면 높이보다 낮은 높이로 도전물질을 매립하는 단계를 포함하되, 상기 하드마스크 패턴은 질화막인 것을 특징으로 한다.
또한, 상기 리세스 패턴에 도전물질을 매립하는 단계 전에, 상기 리세스 패턴의 단차를 따라 게이트 산화막 및 산화질화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 도전물질은 단일막 또는 다층막이고, 상기 단일막은 티타늄질화막이며, 상기 다층막은 티타늄질화막과 텅스텐막의 적층막인 것을 특징으로 한다.
또한, 상기 리세스 패턴에 상기 기판의 표면 높이보다 낮은 높이로 도전물질을 매립하는 단계는, 상기 리세스 패턴을 매립하는 도전물질을 형성하는 단계; 상기 도전물질을 상기 기판의 표면 높이보다 낮은 높이로 식각하는 단계를 포함하되, 상기 도전물질을 식각하는 단계는, 화학적기계적연마(Chemical Mechanical Polishing) 공정 또는 에치백(Etch Back) 공정으로 진행하는 것을 특징으로 한다.
또한, 상기 셀 지역 상부에 단차 완화막을 형성하는 단계는, 상기 셀 지역에 배리드 게이트를 포함하는 기판 상부에 단차 완화막을 형성하는 단계; 상기 셀 지 역의 단차 완화막 상에 주변 지역의 단차 완화막을 오픈시키는 마스크 패턴을 형성하는 단계; 상기 주변 지역의 단차 완화막을 제거하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 단차 완화막은 절연막으로 형성하고, 상기 단차 완화막은 산화막이며, 상기 제1배리어 금속막은 티타늄막이고, 상기 제2배리어 금속막은 텅스텐질화막인 것을 특징으로 한다.
또한, 상기 제3배리어 금속막은 텅스텐실리콘질화막이고, 상기 전극용 금속막은 텅스텐막인 것을 특징으로 한다.
상술한 본 발명의 배리드 게이트를 포함하는 반도체 소자의 제조 방법은 셀 지역의 비트라인과 주변 지역의 게이트 패턴을 동시에 형성하는 과정에서, 배리어 금속막 중 폴리실리콘전극과 금속 비트라인 전극 간의 오믹 콘택을 위한 막을 한 층만 남기고, 일부는 미리 식각함으로써, 셀 지역과 주변 지역 간의 식각속도 차이를 가중시키는 문제를 개선하는 효과가 있다.
따라서, 셀 지역에 비트라인을 형성하기 위한 추가 식각공정이 생략가능하여, 추가 식각공정에 의해 주변 지역의 기판이 손실되는 문제 역시 개선하는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1 내지 도 13은 본 발명의 실시예에 따른 배리드 게이트를 포함하는 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다. 설명의 편의를 위해 셀 지역과 주변 지역의 단면도를 함께 도시하기로 한다.
도 1에 도시된 바와 같이, 셀 지역(Cell Area)과 주변 지역(Peri Area)을 포함하는 기판(11)에 소자분리막(12)을 형성하여 활성영역(12A)을 정의한다. 소자분리막(12)은 STI(Shallow Transistor Isolation) 공정으로 진행하는 것이 바람직하다.
이어서, 기판(11) 상에 패드산화막(13) 및 배리드 게이트 형성을 위한 하드마스크패턴(14)을 형성한다. 한편, 패드산화막(13)을 형성하기 전에, 셀 지역의 기판(11)에 트랜지스터 형성을 위한 이온주입 공정을 진행한다. 하드마스크패턴(14)은 기판(11)과 선택비를 갖는 절연물질로 형성하되, 질화막으로 형성하는 것이 바람직하다. 패드산화막(13) 및 하드마스크패턴(14)은 패터닝 공정을 진행하여 배리드 게이트 영역이 오픈되도록 형성된다. 특히, 하드마스크패턴(14)의 경우, 패터닝 공정에서 주변 지역은 모두 제거하여 셀 지역에만 잔류하도록 한다.
도 2에 도시된 바와 같이, 하드마스크패턴(14)을 식각장벽으로 기판(11)을 식각하여 리세스 패턴(15)을 형성한다. 리세스 패턴(15)은 라인 타입(Line Type)으로 형성되며, 하드마스크패턴(14)이 형성된 셀 지역에만 형성된다. 또한, 셀 지역 의 리세스 패턴(15)은 활성영역(12A) 및 소자분리막(12)에 모두 형성될 수 있으며, 이때, 식각속도에 의해 소자분리막(12)에 형성된 리세스 패턴(15)이 활성영역(12A)에 형성된 리세스 패턴(15)보다 더 깊게 형성될 수 있다.
이어서, 리세스 패턴(15)을 포함하는 전체구조의 단차를 따라 배리드 게이트산화막(16) 및 산화질화막(17, SiON)을 형성한다.
이어서, 리세스 패턴(15)을 충분히 매립시키는 두께로 배리드 게이트 전극용 금속막(18)을 형성한다. 배리드 게이트 전극용 금속막(18)은 단일막 또는 다층막으로 형성할 수 있다. 예컨대, 단일막의 경우 배리드 게이트 전극용 금속막(18)은 티타늄질화막(TiN)일 수 있으며, 다층막의 경우 배리드 게이트 전극용 금속막(18)은 티타늄질화막과 텅스텐막(W)의 적층구조일 수 있다.
도 3에 도시된 바와 같이, 배리드 게이트 전극용 금속막(18, 도 2 참조)을 적어도 기판(11)의 표면보다 낮은 높이로 식각한다. 따라서, 배리드 게이트 전극용 금속막(18, 도 2 참조)은 리세스 패턴(15) 내에만 잔류한다. 배리드 게이트 전극용 금속막(18, 도 2 참조)은 화학적기계적연마(Chemical Mechanical Polishing) 공정 또는 에치백(Etch Back) 공정으로 식각하는 것이 바람직하다.
배리드 게이트 전극용 금속막(18, 도 2 참조) 식각시 배리드 게이트산화막(16, 도 2 참조) 및 산화질화막(17, 도 2 참조) 또한 함께 식각되어 배리드 게이트 전극용 금속막(18, 도 2 참조)과 동일한 높이로 리세스 패턴(15) 내에 잔류한다. 따라서, 셀 지역은 최상위층에 하드마스크패턴(14)이 잔류하고, 주변 지역은 패드산화막(13)이 잔류한다.
이하, 식각된 배리드 게이트산화막(16)을 '배리드 게이트 산화막(16A)'라고 하고, 식각된 산화질화막(17)을 '산화질화막(17A)'이라고 하며, 식각된 배리드 게이트 전극용 금속막(18)을 이하 '배리드 게이트 전극(18A)'이라고 한다. 또한, 위와 같이 리세스 패턴(15)에 매립된 구조를 배리드 게이트(Buried Gate)라고 한다.
도 4에 도시된 바와 같이, 배리드 게이트 전극(18A)을 포함하는 전체구조의 단차를 따라 희생산화막(19)을 형성한다. 희생산화막(19)은 대미지 보상을 위한 것이므로 산화공정을 통해 형성할 수 있다.
이어서, 배리드 게이트 전극(18A) 상에 리세스 패턴(15)을 충분히 매립하는 두께로 절연막(20)을 형성한다. 절연막(20)은 배리드 게이트와 후속 공정 간의 절연을 위한 것으로, 질화막으로 형성하는 것이 바람직하다.
도 5에 도시된 바와 같이, 희생산화막(19) 상부의 절연막(20, 도 4 참조)을 식각하여 하드마스크패턴(14) 상에만 절연막패턴(20A)을 잔류시킨다.
절연막(20, 도 4 참조)의 식각은 습식식각으로 진행하며, 절연막(20, 도 4 참조)이 질화막인 경우, 인산(H3PO4)을 사용하는 것이 바람직하다.
따라서, 셀 지역은 희생산화막(19) 상부의 절연막(20, 도 4 참조)이 모두 제거되어, 하드마스크패턴(14) 사이의 배리드 게이트 전극(18A) 상부에만 절연막패턴(20A)이 잔류한다. 또한, 주변 지역의 경우 절연막(20, 도 4 참조)이 모두 제거되지 않고 일정두께 잔류할 수 있다. 주변 지역의 잔류하는 절연막(20, 도 4 참조)을 이하 '잔류 절연막(20B)'이라고 한다.
도 6에 도시된 바와 같이, 희생산화막(19)을 포함하는 전체 구조의 상부에 단차 완화막(21)을 형성한다. 단차 완화막(21)은 후속 공정에서 셀 지역과 주변 지역 간의 단차를 완화하기 위한 것으로, 습식식각시 절연막(20)과 선택비를 갖는 물질로 형성하며, 바람직하게는 산화막으로 형성한다.
도 7에 도시된 바와 같이, 셀 지역의 단차 완화막(21) 상에 제1마스크 패턴(22)을 형성한다. 제1마스크 패턴(22)은 감광막으로 형성할 수 있으며, 셀 지역은 모두 덮고, 주변 지역만 오픈되도록 패터닝하여 형성한다.
이어서, 제1마스크 패턴(22)을 식각장벽으로 주변 지역의 단차 완화막(21, 도 6 참조)을 모두 식각하여 제거한다. 주변 지역의 단차 완화막(21, 도 6 참조)의 식각은 건식식각으로 진행하며, 단차 완화막(21)이 산화막인 경우, 산화막 식각가스를 이용하여 식각을 진행한다.
이어서, 주변 지역의 패드 산화막(13, 도 6 참조) 상에 잔류하는 잔류 절연막(20B, 도 6 참조)을 제거한다. 이를 위해, 습식 식각을 진행할 수 있으며, 잔류 절연막(20B)이 질화막인 경우, 습식 식각은 인산(H3PO4)을 사용하여 진행하는 것이 바람직하다.
이어서, 도시되지 않았으나, 주변 지역의 기판(11)에 트랜지스터 형성을 위한 이온주입 공정을 진행한다. 이때, 패드산화막(13, 도 6 참조)을 스크린 산화막으로 이용하여 이온주입을 진행할 수 있다.
이어서, 패드산화막(13, 도 6 참조)을 제거하고, 주변 지역의 기판(11) 상에 주변 게이트 산화막(23)을 형성한다. 주변 게이트 산화막(23)은 그 종류에 따라 2∼3회 공정을 진행하여 원하는 두께로 형성할 수 있다. 또한, 패드산화막(13, 도 6 참조) 제거시 패드산화막 상부의 희생산화막(19, 도 6 참조)도 함께 제거된다.
도 8에 도시된 바와 같이, 제1마스크 패턴(22, 도 7 참조)을 제거한다. 제1마스크 패턴(22)이 감광막인 경우, 건식식각으로 제거할 수 있으며, 바람직하게는 산소 스트립공정으로 제거할 수 있다.
이어서, 셀 지역의 단차 완화막(21) 및 주변 지역의 주변 게이트 산화막(23) 상에 제1폴리실리콘막(24)을 형성한다. 제1폴리실리콘막(24)은 셀 지역에서는 후속 비트라인 콘택홀 형성시 하드마스크로 사용하기 위한 것이고, 주변 지역에서는 비트라인 전극으로 사용하기 위한 것이다.
이어서, 제1폴리실리콘막(24) 상에 비트라인 콘택홀 영역을 오픈시키는 제2마스크 패턴(25)을 형성한다. 제2마스크 패턴(25)은 제1폴리실리콘막(24) 상에 감광막을 코팅하고, 노광 및 현상으로 셀 지역에 비트라인 콘택홀 영역이 오픈되도록 패터닝하여 형성한다.
도 9에 도시된 바와 같이, 제2마스크 패턴(25, 도 8 참조)을 식각장벽으로 제1폴리실리콘막(24), 단차 완화막(21), 희생산화막(19), 하드마스크패턴(14) 및 패드산화막(13)을 식각하여 셀 지역에 기판(11)을 오픈시키는 비트라인 콘택홀(26)을 형성한다. 주변 지역의 경우, 제2마스크 패턴(25, 도 8 참조)으로 보호되어 식각되지 않는다.
이어서, 제2마스크 패턴(25, 도 8 참조)을 제거한다. 제2마스크 패턴(25, 도 8 참조)이 감광막인 경우, 건식식각으로 제거할 수 있으며, 바람직하게는 산소 스트립공정으로 진행한다.
도 10에 도시된 바와 같이, 제1폴리실리콘막(24) 상에 셀 지역의 비트라인 콘택홀(26)을 매립하는 제2폴리실리콘막(27)을 형성한다. 제2폴리실리콘막(27)은 셀 지역에서는 비트라인 콘택 플러그로 사용하며, 주변 지역은 제1폴리실리콘막(24)과 함께 후속 게이트 전극으로 사용하기 위한 것이다. 따라서, 제2폴리실리콘막(27)은 제1폴리실리콘막(24)의 두께와 합쳐 원하는 게이트 전극의 두께가 되도록 형성하며, 셀 지역에서의 비트라인 콘택홀(26)을 충분히 매립하는 두께로 형성하는 것이 바람직하다.
이어서, 제2폴리실리콘막(27) 상에 제1 및 제2배리어 금속막(28, 29)을 형성한다. 제1배리어 금속막(28)은 티타늄(Ti)막으로 형성하고, 제2배리어 금속막(29)은 텅스텐질화막(WN)으로 형성할 수 있다. 특히, 제2배리어 금속막(29)으로 사용되는 텅스텐질화막의 경우, 다른 막에 비하여 식각속도가 느리고, 이에 따라 후속 식각공정에서 셀 지역과 주변 지역의 식각속도차이를 더욱 가중시키게 된다.
도 11에 도시된 바와 같이, 주변 지역의 제2배리어 금속막(29, 도 10 참조) 상에 제3마스크 패턴(30)을 형성한다. 제3마스크 패턴(30)은 제2배리어 금속막(29, 도 10 참조) 상에 감광막을 코팅하고, 노광 및 현상으로 셀 지역의 제2배리어 금속막(29, 도 10 참조)을 오픈시키도록 패터닝하여 형성할 수 있다.
이어서, 셀 지역의 제2 및 제1배리어 금속막(29, 28, 도 10 참조)과 제2 및 제1폴리실리콘막(27, 24, 도 10 참조)을 식각한다. 따라서, 제2폴리실리콘막(27, 도 10 참조)은 비트라인 콘택홀(26) 내에만 잔류한다. 잔류하는 제2폴리실리콘막(27, 도 10 참조)을 이하 '비트라인 콘택 플러그(27A)'라고 한다.
위와 같이, 식각 속도가 느린 제2배리어 금속막(29, 도 10 참조)을 비트라인 또는 게이트 패턴 형성을 위한 식각공정 전에 미리 식각함으로써, 후속 식각공정에서 셀 지역과 주변 지역의 식각속도차이를 가중시키는 문제점을 개선할 수 있다.
이하, 주변 지역에만 잔류하는 제1폴리실리콘막(23, 도 10 참조)을 '제1폴리실리콘막(23A), 제2폴리실리콘막(27, 도 10 참조)을 '제2폴리실리콘막(27B)', 제1배리어 금속막(28, 도 10 참조)을 '제1배리어 금속막(28A)', 제2배리어 금속막(29, 도 10 참조)을 '제2배리어 금속막(29A)'이라고 한다.
셀 지역의 제2 및 제1배리어 금속막(29, 28, 도 10 참조)과 제2 및 제1폴리실리콘막(27, 24, 도 10 참조)을 식각되어, 비트라인 콘택 플러그(27A)의 형성이 완료되는 시점에서 셀 지역의 단차 완화막(21)과 주변 지역의 제2배리어 금속막(29A)은 동일한 표면 높이를 갖는다.
도 12에 도시된 바와 같이, 제3마스크 패턴(30)을 제거한다. 제3마스크 패턴(30)이 감광막인 경우, 건식식각으로 제거하며, 건식식각은 산소스트립 공정으로 진행할 수 있다.
이어서, 셀 지역의 단차 완화막(21) 및 주변 지역의 제2배리어 금속막(28A) 상에 제3배리어 금속막(31)을 형성한다. 제3배리어 금속막(31)은 텅스텐실리콘질화막(WSiN)으로 형성할 수 있다.
이어서, 제3배리어 금속막(31) 상에 전극용 금속막(32)을 형성한다. 전극용 금속막(32)은 셀 지역의 비트라인 전극 및 주변 지역의 게이트 전극으로 사용하기 위한 것으로, 텅스텐(W)막 으로 형성하는 것이 바람직하다.
이어서, 전극용 금속막(32) 상에 하드마스크질화막(33)을 형성한다. 하드마스크질화막(33)은 후속 셀 지역 및 주변 지역의 패턴 형성시 하드마스크 역할 및 후속 공정에서 비트라인 전극 또는 게이트 전극을 보호하기 위한 것이다.
이어서, 하드마스크질화막(33) 상에 제4마스크 패턴(34)을 형성한다. 제4마스크 패턴(34)은 하드마스크질화막(33) 상에 감광막을 코팅하고, 노광 및 현상으로 셀 지역에는 비트라인 영역, 주변 지역에는 게이트 패턴 영역이 정의되도록 패터닝하여 형성할 수 있다.
도 13에 도시된 바와 같이, 제4마스크 패턴(34, 도 12 참조)을 식각장벽으로 하부층을 식각하여 셀 지역에는 비트라인을 형성하고, 주변 지역에는 게이트 패턴을 형성한다.
이때, 셀 지역에 식각되는 층은 하드마스크질화막(33, 도 12 참조), 전극용 금속막(32, 도 12 참조), 제3배리어 금속막(31, 도 12 참조) 및 단차완화막(21, 도 12 참조)이며, 희생산화막(19, 도 12 참조), 절연질화막(20A) 및 하드마스크 패턴(14)의 일부 두께도 식각된다. 한편, 주변 지역에 식각되는 층은 하드마스크질화막(33, 도 12 참조), 전극용 금속막(32, 도 12 참조), 제3, 제2 및 제1배리어 금속막(31, 29, 28, 도 12 참조), 제2 및 제1폴리실리콘막(27, 24, 도 12 참조) 및 주변 게이트 산화막(23A)이다.
따라서, 셀 지역의 비트라인(BL)은 비트라인 콘택 플러그(27A)와 연결되고, 제3배리어 금속패턴(31A), 금속 비트라인 전극(32A) 및 비트라인 하드마스크(33A)의 적층구조를 갖는다.
또한, 주변 지역의 게이트 패턴은 게이트 절연막(23A) 상에 제1 및 제2폴리실리콘 전극(24B, 27C), 제1 내지 제3배리어 금속패턴(28B, 29B, 31B), 금속 게이트 전극(32B) 및 게이트 하드마스크(33B)의 적층구조를 갖는다.
셀 지역에는 비트라인, 주변 지역에는 게이트 패턴을 통시에 식각하는 공정에서 셀 지역의 조밀한 패턴 밀도(Pattern Density)에 의해 셀 지역이 주변 지역보다 상대적으로 느린 식각속도를 갖게되나, 도 11에서 셀 지역의 제2 및 제1배리어 금속막(29, 28, 도 10 참조)과 제2 및 제1폴리실리콘막(27, 24, 도 10 참조)을 미리 식각하였기 때문에, 셀 지역에 비트라인을 형성하기 위한 추가 식각공정을 생략할 수 있으며, 이러한 추가 식각공정에 의해 주변 지역의 기판(11)이 손실되는 문제 역시 개선할 수 있다.
또한, 셀 지역의 비트라인에서 비트라인 콘택 플러그(27A)와 비트라인 전극(32A) 간에 제3배리어 금속막(31A)이 존재하므로 오믹 콘택을 형성할 수 있다.
위와 같이, 본 발명은 셀 지역의 비트라인과 주변 지역의 게이트 패턴을 동시에 형성하는 과정에서, 게이트 패턴이 가진 본래의 목적인 Rc 및 RO 딜레이(Delay), 상하막 내 존재하는 원소들의 침투 방지 등의 목적으로 삽입된 여러 층의 게이트 배리어 금속막을, 셀 지역의 비트라인에는 제거함으로써, 비트라인 단차 개선에 의한 캐패시턴스(Cb) 개선 및 셀 지역과 주변지역의 동시 식각에 따른 문제점을 개선하는 장점이 있다. 이는, 셀 지역의 비트라인에는 주변 지역의 게이트 패 턴에 포함되는 배리어 금속막 중 폴리실리콘 전극과 금속 비트라인 전극 간의 오믹 콘택을 위한 막 1개정도만 잔류시켜도 무방하기 때문이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1 내지 도 13은 본 발명의 실시예에 따른 배리드 게이트를 포함하는 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.
* 도면의 주요한 부분에 대한 부호의 설명
16A : 배리드 게이트 산화막 17A : 산화질화막
18A : 배리드 게이트 전극 27A : 비트라인 콘택 플러그
31A : 제3배리어 금속패턴 32A : 금속 비트라인 전극
33A : 비트라인 하드마스크

Claims (15)

  1. 셀 지역 및 주변 지역을 갖고 상기 셀 지역에 배리드 게이트를 포함하는 기판의 셀 지역 상부에 단차 완화막을 형성하는 단계;
    상기 셀 지역의 단차 완화막 및 주변 지역 상부에 제1폴리실리콘막을 형성하는 단계;
    상기 제1폴리실리콘막에 셀 지역의 비트라인 콘택홀 예정지역이 오픈되도록 패터닝하는 단계;
    상기 제1폴리실리콘막을 식각장벽으로 상기 셀 지역의 단차 완화막을 식각하여 상기 기판을 오픈시키는 비트라인 콘택홀을 형성하는 단계;
    상기 제1폴리실리콘막 상에 상기 셀 지역의 비트라인 콘택홀을 매립하는 제2폴리실리콘막을 형성하는 단계;
    상기 제2폴리실리콘막 상에 제1 및 제2배리어 금속막을 형성하는 단계;
    상기 셀 지역의 제2배리어 금속막, 제1배리어 금속막, 제2폴리실리콘막 및 제1폴리실리콘막을 선택적으로 제거하는 단계;
    상기 셀 지역의 단차 완화막 및 주변 지역의 제2배리어 금속막 상에 제3배리어 금속막 및 전극용 금속막을 형성하는 단계; 및
    상기 전극용 금속막, 제3 내지 제1배리어 금속막, 제2 및 제1폴리실리콘막을 식각하여 상기 셀 지역에는 비트라인을 형성하고, 동시에 상기 주변 지역에는 게이트 패턴을 형성하는 단계
    를 포함하는 배리드 게이트를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 셀 지역에 배리드 게이트는,
    상기 기판 상부에 상기 셀 지역의 배리드 게이트 예정영역을 오픈시키는 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 식각장벽으로 상기 기판을 식각하여 상기 셀 지역에 리세스 패턴을 형성하는 단계; 및
    상기 리세스 패턴에 상기 기판의 표면 높이보다 낮은 높이로 도전물질을 매립하는 단계
    를 포함하는 배리드 게이트를 포함하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 하드마스크 패턴은 질화막인 배리드 게이트를 포함하는 반도체 소자의 제조 방법.
  4. 제2항에 있어서,
    상기 리세스 패턴에 도전물질을 매립하는 단계 전에,
    상기 리세스 패턴의 단차를 따라 게이트 산화막 및 산화질화막을 형성하는 단계를 더 포함하는 배리드 게이트를 포함하는 반도체 소자의 제조 방법.
  5. 제2항에 있어서,
    상기 도전물질은 단일막 또는 다층막인 배리드 게이트를 포함하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 단일막은 티타늄질화막인 배리드 게이트를 포함하는 반도체 소자의 제조 방법.
  7. 제5항에 있어서,
    상기 다층막은 티타늄질화막과 텅스텐막의 적층막인 배리드 게이트를 포함하는 반도체 소자의 제조 방법.
  8. 제2항에 있어서,
    상기 리세스 패턴에 상기 기판의 표면 높이보다 낮은 높이로 도전물질을 매립하는 단계는,
    상기 리세스 패턴을 매립하는 도전물질을 형성하는 단계; 및
    상기 도전물질을 상기 기판의 표면 높이보다 낮은 높이로 식각하는 단계
    를 포함하는 배리드 게이트를 포함하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 도전물질을 식각하는 단계는,
    화학적기계적연마(Chemical Mechanical Polishing) 공정 또는 에치백(Etch Back) 공정으로 진행하는 배리드 게이트를 포함하는 반도체 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 셀 지역 상부에 단차 완화막을 형성하는 단계는,
    상기 셀 지역에 배리드 게이트를 포함하는 기판 상부에 단차 완화막을 형성하는 단계;
    상기 셀 지역의 단차 완화막 상에 주변 지역의 단차 완화막을 오픈시키는 마스크 패턴을 형성하는 단계; 및
    상기 주변 지역의 단차 완화막을 제거하는 단계
    를 포함하는 배리드 게이트를 포함하는 반도체 소자의 제조 방법.
  11. 제1항에 있어서,
    상기 단차 완화막은 절연막으로 형성하는 배리드 게이트를 포함하는 반도체 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 단차 완화막은 산화막인 배리드 게이트를 포함하는 반도체 소자의 제조 방법.
  13. 제1항에 있어서,
    상기 제1배리어 금속막은 티타늄막이고, 상기 제2배리어 금속막은 텅스텐질화막인 배리드 게이트를 포함하는 반도체 소자의 제조 방법.
  14. 제1항에 있어서,
    상기 제3배리어 금속막은 텅스텐실리콘질화막인 배리드 게이트를 포함하는 반도체 소자의 제조 방법.
  15. 제1항에 있어서,
    상기 전극용 금속막은 텅스텐막인 배리드 게이트를 포함하는 반도체 소자의 제조 방법.
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