KR20020045190A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR20020045190A
KR20020045190A KR1020000074548A KR20000074548A KR20020045190A KR 20020045190 A KR20020045190 A KR 20020045190A KR 1020000074548 A KR1020000074548 A KR 1020000074548A KR 20000074548 A KR20000074548 A KR 20000074548A KR 20020045190 A KR20020045190 A KR 20020045190A
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forming
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김정동
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박종섭
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Abstract

본 발명은 커패시터 콘택 공정시 미리 노드 패드용 콘택을 형성하여 이웃하는 콘택 깊이 차이를 완전히 없앰으로써 딥 콘택공정을 안전화, 단순화시키는 반도체 소자의 제조방법에 관한 것으로서, 특히 셀영역과 페리영역으로 구분되는 반도체 기판에 있어서, 비트라인이 형성된 상기 반도체 기판 상에 제 1 층간절연막, 스토퍼 질화막, 제 2 층간절연막을 차례로 적층하는 단계와, 상기 페리영역의 제 2 층간절연막과 스토퍼 질화막을 제거하는 단계와, 상기 제 1 층간절연막, 스토퍼 질화막, 제 2 층간절연막을 관통하여 상기 반도체 기판과 연결되는 플러그를 형성하는 단계와, 상기 제 2 층간절연막을 포함한 전면에 제 3 층간절연막을 형성하는 단계와, 상기 플러그의 표면이 노출되도록 상기 제 3 층간절연막, 제 2 층간절연막을 제거하여 커패시터 콘택홀을 형성하고 그와 동시에 제 1 층간절연막, 제 3 층간절연막을 관통하여 반도체 기판과 연결되는 패드용 콘택홀을1 형성하는 단계와, 상기 커패시터 콘택홀 및 패드용 콘택홀 내부에 커패시터 하부전극 및 패드 콘택을 형성하는 단계와, 상기 커패시터 하부전극을 포함한 전면에 커패시터 상부전극을 형성하는 단계와, 상기 커패시터 상부전극을 포함한 전면에 제 4 층간절연막을 증착하는 단계와, 상기 제 4 층간절연막의 소정부위를 제거하여 상기 커패시터 상부전극과 연결되는 제 1 콘택홀 및 상기 패드 콘택과 연결되는 제 2 콘택홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{Method for Fabricating Semiconductor Device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 서로 이웃하는 콘택홀 깊이 차이를 완전히 없앰으로써 딥 콘택 공정을 안전화, 단순화시키는 반도체 소자의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 1e는 종래 기술에 따른 반도체 소자의 제조공정 단면도이고, 도 2는 종래 기술에 따른 문제점을 나타내기 위한 사진도이다.
종래의 반도체 소자(DRAM;Dynamic Random Access Memory)의 제조방법은 먼저, 도 1a에 도시된 바와 같이 셀 영역과 페리 영역으로 구분되어지는 DRAM 메모리 소자에 있어서, 도면에는 도시하지 않았지만 셀 영역의 반도체 기판(11) 상에 게이트 전극 및 게이트 전극 양측 기판에 불순물 이온 주입에 의해 소스/드레인 영역이 구비된 트렌지스터가 형성된다.
다음, 전면에 제 1 층간절연막(12)을 형성하고, 상기 소스/드레인 영역에 해당되는 부분의 상기 제 1 층간절연막(12)을 선택적으로 제거하여 콘택홀(contact hole)을 형성한다.
그리고, 상기 콘택홀 내에 제 1 플러그(13)을 형성한다.
그 후, 상기 제 1 플러그(13)를 포함한 전면에 제 2 층간절연막(15)을 적층한 다음, 포토 및 식각 공정을 통해 페리 영역의 제 1 층간절연막(12), 제 2 층간절연막(15)을 선택적으로 제거하여 패드 영역에 또다른 콘택홀(10)을 형성한다.
이어, 상기 패드 영역을 포함한 제 2 층간절연막(15) 상에 폴리실리콘을 증착하고 패터닝하여 신호라인을 형성한다.
그리고, 전면에 제 3 층간절연막(17), 스토퍼 질화막(stopper nitride)(18), HLD막(19)을 차례로 적층한다.
다음, 도 1b에 도시된 바와 같이 포토 및 식각 공정을 통해 상기 제 1 플러그(13) 상부의 HLD막(19), 스토퍼 질화막(18), 제 3 층간절연막(17),제 2 층간절연막(15)을 선택적으로 제거하여 상기 제 1 플러그(13)와 전기적으로 연결되는 제 2 플러그(20)를 형성한다.
그리고, 도 1c에 도시된 바와 같이 상기 HLD막(19) 상에 제 1 산화막(22)을 소정 두께로 증착한 후, 포토 및 식각 공정을 통해 상기 제 2 폴리 플러그(20) 및 그에 인접한 질화막(18)의 표면이 노출되도록 상기 HLD막(19) 및 제 1 산화막(22)를 선택적으로 제거하여 커패시터 영역을 정의한다.
다음, 상기 커패시터 영역에 폴리실리콘층과 제 2 산화막(미도시)을 차례로 증착하여 상기 제 2 산화막을 에치백한 후, 상기 폴리실리콘층을 패터닝하여 커패시터 하부전극(21)을 형성하고, 상기 커패시터 하부전극(21) 내외측에 형성된 상기 제 1 산화막(22)과 제 2 산화막을 습식 식각으로 제거한다.
이 때, 상기 습식 식각시 페리 영역을 막는 마스크를 이용한 포토 공정을 진행하여 셀 영역의 제 1 산화막만 제거하고 페리 영역의 제 1 산화막(22)은 남겨둔다.
그 후, 도 1d에 도시된 바와 같이 상기 커패시터 하부전극(21) 표면에 SAES(Surface Area Enhanced Silica)(23)를 형성한다.
다음, 상기 SAES(23)가 형성된 커패시터 하부전극(21)을 포함한 셀 영역에 유전막(미도시)을 형성하고, 상기 유전막 상에 커패시터 상부전극(24)으로 쓰일 폴리실리콘층을 형성함으로써 커패시터를 완성한다.
마지막으로, 도 1e에 도시된 바와 같이 상기 커패시터 상부전극(24) 및 제 1 산화막(22)을 포함한 전면에 제 3 산화막(25)을 증착하고, 페리영역에서는 상기 신호라인의 표면이 소정 부분 노출되도록 포토 및 식각 공정을 통하여 페리영역의 제 3 산화막(25), 제 1 산화막(22), HLD막(19), 스토퍼 질화막(18), 제 3 층간절연막(17)을 선택적으로 제거하여 제 1 콘택홀(30)을 형성한다.
이 때, 상기 셀 영역에서는 상기 제 1 콘택홀(30) 형성과 동시에 상기 커패시터 상부전극(24)이 노출되도록 제 3 산화막(25)을 선택적으로 제거함으로써 셀 영역의 제 2 콘택홀(29)도 동시에 형성한다.
이와같이, 종래에는 페리 영역의 패드용 콘택홀인 제 1 콘택홀(30)과 셀 영역의 폴리 플러그 위의 제 2 콘택홀(29)을 동시에 식각하는데, 상기 제 1 콘택홀(30)은 20000Å이상의 깊이를 가지고 상기 제 2 콘택홀(29)은 4000Å 정도의 깊이를 가지기 때문에 제 1 콘택홀(30)을 식각하는 동안 커패시터 상부전극(24)인 폴리실리콘층이 심하게 손상된다.
즉, 상기 제 2 콘택홀(29)은 상기 제 1 콘택홀(30)에 비해 500%이상 오버 식각되는 것이다.
실제 장치에 적용해 본 결과, 도 2 에서와 같이 제 2 콘택홀(29) 형성시 폴리실리콘층(24)의 손실이 과다하게 발생한 것을 알 수 있다.
이는 콘택 저항이 증가하는 원인이 되기도 한다.
그러나, 상기와 같은 종래의 반도체 소자의 제조방법은 다음과 같은 문제점이 있다.
첫째, 딥 콘택홀의 깊이를 기준으로 식각시 이웃하는 저깊이의 콘택홀 하층의 손상이 과다하게 발생한다.
둘째, 종래의 딥 콘택 공정의 종횡비(Aspect Ratio)는 6:1이상으로 매우 깊게 식각해야 하는데, 진행시간이 증가하게 되어 장비에 무리를 주게 되며 콘택 공정 자체도 불안해진다.
셋째, 부분적인 콘택 오픈(Open)이 발생하여 소자의 신뢰성이 떨어진다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 커패시터 공정시 딥 콘택의 일부를 형성함으로써 이후의 콘택 공정 종횡비를 감소시켜 공정을 안정적, 단순화시키는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 1e는 종래 기술에 따른 반도체 소자의 제조공정 단면도.
도 2는 종래 기술에 따른 문제점을 나타내기 위한 사진도.
도 3a 내지 3f는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도.
*도면의 주요 부분에 대한 부호설명
110 : 제 1 패드용 콘택 111 : 반도체 기판
112 : 제 1 층간절연막 113 : 제 1 폴리 플러그
115 : 제 2 층간절연막 117 : 제 3 층간절연막
118 : 스토퍼 질화막 119 : HLD막
120 : 제 2 폴리 플러그 121 : 커패시터 하부전극
122 : 제 1 산화막 123 : SAES
124 : 커패시터 상부전극 125 : TEOS막
127 : 제 2 패드용 콘택 129 : 제 1 콘택홀
130 : 제 2 콘택홀 131 : 제 2 산화막
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 셀영역과 페리영역으로 구분되는 반도체 기판에 있어서, 비트라인이 형성된 상기 반도체 기판 상에 제 1 층간절연막, 스토퍼 질화막, 제 2 층간절연막을 차례로 적층하는 단계와, 상기 페리영역의 제 2 층간절연막과 스토퍼 질화막을 제거하는 단계와, 상기 제 1 층간절연막, 스토퍼 질화막, 제 2 층간절연막을 관통하여 상기 반도체 기판과 연결되는 플러그를 형성하는 단계와, 상기 제 2 층간절연막을 포함한 전면에 제 3 층간절연막을 형성하는 단계와, 상기 플러그의 표면이 노출되도록 상기 제 3 층간절연막, 제 2 층간절연막을 제거하여 커패시터 콘택홀을 형성하고 그와 동시에 제 1 층간절연막, 제 3 층간절연막을 관통하여 반도체 기판과 연결되는 패드용 콘택홀을1 형성하는 단계와, 상기 커패시터 콘택홀 및 패드용 콘택홀 내부에 커패시터 하부전극 및 패드 콘택을 형성하는 단계와, 상기 커패시터 하부전극을 포함한 전면에 커패시터 상부전극을 형성하는 단계와, 상기 커패시터 상부전극을 포함한 전면에 제 4 층간절연막을 증착하는 단계와, 상기 제 4 층간절연막의 소정부위를 제거하여 상기 커패시터 상부전극과 연결되는 제 1 콘택홀 및 상기 패드 콘택과 연결되는 제 2 콘택홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명은 콘택홀 깊이 차이를 완전히 없앨 수 있는 방법이다.
즉, 종래의 종횡비 6:1이상인 딥 콘택홀이었던 패드용 콘택홀을 커패시터 공정시 일부 형성함으로써, 이후 공정에서 형성될 패드용 콘택홀의 종횡비를 2:1이하로 감소시키는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 3a 내지 3f는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도이다.
본 발명에 따른 반도체 소자의 제조방법은 먼저, 셀 영역과 페리 영역으로 구분되어지는 DRAM 메모리 소자에 있어서, 도면에는 도시하지 않았지만 셀 영역의반도체 기판 상에 소자분리막을 형성하여 활성 영역을 정의하고, 상기 활성영역 상에 게이트 전극을 형성하고, 상기 게이트 전극 양측 기판에 불순물 이온 주입에 하여 소스/드레인 영역을 형성한다.
다음, 도 3a에 도시된 바와 같이 전면에 제 1 층간절연막(112)을 형성하고, 상기 소스/드레인 영역에 해당되는 부분의 상기 제 1 층간절연막(112)을 선택적으로 제거하여 콘택홀(contact hole)을 형성한다.
그리고, 상기 콘택홀 내에 제 1 플러그(113)을 형성한다.
그 후, 상기 제 1 플러그(113)를 포함한 전면에 제 2 층간절연막(115)을 적층한 다음, 포토 및 식각 공정을 통해 페리 영역의 제 1 층간절연막(112), 제 2 층간절연막(115)을 선택적으로 제거하여 패드 영역에 또다른 콘택홀(110)을 형성한다.
이어, 상기 패드 영역을 포함한 제 2 층간절연막(115) 상에 폴리실리콘을 증착하고 패터닝하여 신호라인들을 형성한다.
그리고, 전면에 제 3 층간절연막(117), 스토퍼 질화막(stopper nitride)(118), HLD(High temperature Low pressure Dielectric)막(119)을 차례로 적층한다.
그리고, 도 3b에 도시된 바와 같이 페리 영역의 HLD막(119)과 스토퍼 질화막(118)을 완전히 제거한다.
이후, 도 3c에 도시된 바와 같이 포토 및 식각 공정을 통해 셀 영역의 HLD막(119), 스토퍼 질화막(118), 제 3 층간절연막(117), 제 2 층간절연막(115)을선택적으로 제거하여 상기 제 1 플러그(113)와 전기적으로 연결되는 제 2 플러그(120)를 형성한다.
이 때, 상기 제 2 폴리 플러그(120)는 폴리실리콘을 매립 후 평탄하게 함으로써 형성한다.
그리고, 도 3d에 도시된 바와 같이 상기 HLD막(119)을 포함한 전면에 제 1 산화막(122)을 증착한 후, 포토 및 식각 공정을 통해 상기 제 2 폴리 플러그(120) 및 그에 인접한 스토퍼 질화막(118)의 표면이 노출되도록 상기 제 1 산화막(122) 및 HLD막(119)을 선택적으로 제거하여 커패시터 콘택홀을 형성하여 커패시터 영역을 정의한다.
이 때, 상기 커패시터 콘택홀 형성시 동일 마스크를 이용하여 페리 영역의 제 1 패드용 콘택홀을 동시에 형성한다.
상기 제 1 패드용 콘택홀은 상기 도전막(116)의 소정 부분이 노출되도록 상기 제 1 산화막(122), 제 3 층간절연막(117)을 선택적으로 제거하여 형성한다.
다음, 상기 커패시터 콘택홀 및 제 1 패드용 콘택홀을 포함한 전면에 폴리실리콘층을 증착하고, 상기 커패시터 콘택홀에 제 2 산화막(131)을 더 증착하여 상기 제 2 산화막을 에치백 시킨 뒤, 상기 폴리실리콘층을 패터닝하여 커패시터 하부전극(121) 및 제 2 패드 콘택(127)을 형성한다.
다음, 커패시터 하부전극(121) 상에 형성된 제 2 산화막(131)을 습식각하여 제거한다.
이 때, 상기 제 1 산화막(122)의 습식각 공정은 생략한다.
상기에서와 같이 상기 제 1 산화막(122)을 제거하지 않더라도 이후, 커패시터 상부전극 형성시 폴리실리콘보다 전도성이 큰 금속을 사용할 것이므로 커패시터 용량이 줄어들거나 하지는 않는다.
그 후, 도 3e에 도시된 바와 같이 상기 커패시터 하부전극(121) 내측 표면에 SAES(Surface Area Enhanced Silica)(123)를 형성하고 상기 SAES를 포함한 상기 커패시터 하부전극 표면을 따라 유전체(미도시)를 형성한다.
다음, 상기 유전체가 형성된 커패시터 하부전극(121)을 포함한 전면에 금속성 물질을 형성하고, 셀 영역과 페리 영역을 분리하기 위해 상기 셀 영역과 페리 영역의 경계 지점에 형성된 금속성 물질을 선택적으로 제거한다.
그리고, 상기 공정과 동시에 동일 마스크를 사용하여 셀 영역의 금속성 물질을 패터닝하여 커패시터 상부전극(124)을 형성한다.
이 때, 상기 커패시터 상부전극(124) 형성시 사용하는 금속성 물질은 티타늄/티티늄 질화막(Ti/TiN), 텅스텐(W) 등으로 한다.
마지막으로, 도 3f에 도시된 바와 같이 상기 커패시터 상부전극(124)을 포함한 전면에 제 3 산화막(125)을 증착하고, 상기 커패시터 상부전극(124)용으로 형성된 금속성 물질의 소정 부분이 노출되도록 상기 제 3 산화막(125)을 선택적으로 제거하여 제 1 콘택홀(129) 및 노드 패드용 콘택홀인 제 2 콘택홀(130)을 동시에 형성한다.
이 때, 상기 콘택홀의 깊이는 동일하므로 동시에 식각하여도 어느 한 콘택홀이 오버 식각될 염려가 없다.
본 실시예에서는 상기 제 1 산화막(122) 및 제 3 산화막(125)으로 TEOS(Tetra Ethyl Ortho Silicate) 물질을 사용하고, 상기 제 2 산화막(131)으로 SOG(Silicate On Glass)물질을 사용한다.
상기와 같은 본 발명의 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 딥 콘택홀의 종횡비를 6:1 이상에서 2:1 이하로 감소시킴으로써 식각시 부분적으로 유발되었던 콘택 오픈의 우려가 전혀 없다.
둘째, 이웃하는 콘택홀과의 깊이 차이를 줄임으로써 안정적인 콘택 공정이 가능하다.
셋째, 커패시터 형성 공정시 기존에 사용하던 폴리실리콘 대신 저저항의 금속성 물질을 사용함으로써 커패시터 하부전극의 외측에 형성된 산화막의 습식각 공정을 생략할 수 있게 되었는데 이로 인해 공정이 간소화된다.
넷째, 딥 콘택홀의 종횡비가 감소됨으로써 빠른 시간내 식각이 가능하게 되어 식각 장비의 커패시터가 3배 이상 증가된다.

Claims (9)

  1. 셀영역과 페리영역으로 구분되어 셀 영역에 불순물 영역을 갖는 트랜지스터가 구비된 반도체 기판에 있어서,
    비트라인이 형성된 상기 반도체 기판 상에 제 1 층간절연막, 스토퍼 질화막, 제 2 층간절연막을 차례로 적층하는 단계;
    상기 페리영역의 제 2 층간절연막과 스토퍼 질화막을 제거하는 단계;
    상기 제 1 층간절연막, 스토퍼 질화막, 제 2 층간절연막을 관통하여 상기 반도체 기판과 연결되는 플러그를 형성하는 단계;
    상기 제 2 층간절연막을 포함한 전면에 제 3 층간절연막을 형성하는 단계;
    상기 플러그의 표면이 노출되도록 상기 제 3 층간절연막, 제 2 층간절연막을 제거하여 커패시터 콘택홀을 형성하고 그와 동시에 제 1 층간절연막, 제 3 층간절연막을 관통하여 반도체 기판과 연결되는 패드용 콘택홀을1 형성하는 단계;
    상기 커패시터 콘택홀 및 패드용 콘택홀 내부에 커패시터 하부전극 및 패드 콘택을 형성하는 단계;
    상기 커패시터 하부전극을 포함한 전면에 커패시터 상부전극을 형성하는 단계;
    상기 커패시터 상부전극을 포함한 전면에 제 4 층간절연막을 증착하는 단계;
    상기 제 4 층간절연막의 소정부위를 제거하여 상기 커패시터 상부전극과 연결되는 제 1 콘택홀 및 상기 패드 콘택과 연결되는 제 2 콘택홀을 형성하는 단계를포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 커패시터 상부전극으로 금속성 물질을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 금속성 물질은 티타늄/티티늄 질화막(Ti/TiN) 또는 텅스텐(W) 중 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항 및 제 2 항에 있어서, 상기 커패시터 상부전극 형성시 페리영역의 상기 패드 콘택과 제 2 콘택홀 사이에 금속성 물질을 더 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 커패시터 하부전극 및 패드 콘택으로 폴리실리콘을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서, 상기 제 3 층간절연막 및 제 4 층간절연막로 TEOS(Tetra Ethyl Ortho Silicate)를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서, 상기 제 3 층간절연막의 습식각 공정을 생략하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서, 상기 캐패시터 하부전극 표면에 다수의 볼록 형상을 갖는 SAES를 더 포함하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서, 상기 캐패시터 하부전극을 형성하는 단계는,
    상기 커패시터 콘택홀을 포함한 전면에 폴리실리콘과 SOG를 차례로 증착하는 단계와,
    상기 SOG를 에치백한 후, 상기 폴리실리콘을 패터닝하는 단계와,
    상기 SOG를 습식각하는 단계를 포함하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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