KR19990057372A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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KR19990057372A
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윤현구
위보령
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김영환
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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 게이트 전극 및 비트라인에 질화막으로 절연스페이서를 사용함으로써 비트라인 콘택과 게이트 전극, 전하저장전극 콘택과 게이트 전극 및 전하저장전극 콘택과 비트라인의 스페이스 마진을 확보하고, 금속배선 콘택과 비트라인 간의 스페이스 마진도 확보할 수 있으며, 비트라인 콘택홀과 전하저장전극 콘택홀의 측벽에 절연스페이서를 형성하지 않아도 되므로 공정을 단순하게 하고, 그로 인하여 게이트 전극과 전하저장전극 콘택과의 미스얼라인 또는 전하저장전극 콘택홀 하부의 크리티칼 디멘젼(critical demension)이 작아져서 콘택이 오픈되지 않을 염려가 없으므로 전하저장전극 콘택홀의 경사식각으로 전하저장전극 콘택과 활성영역의 오버랩 마진을 개선하는 동시에 리프레쉬 특성도 향상시키는 기술이다.

Description

반도체소자의 제조방법
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 고집적 소자의 제조 공정시 비트라인의 양측벽에 질화막 스페이서를 형성함으로써 좁은 면적내에서 인접층과의 스페이스 마진을 확보하고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술에 관한 것이다.
반도체 메모리소자 중에서 DRAM 은 반도체기판 상부에 게이트 전극을 형성하고, 상기 게이트 전극과 게이트 전극 사이에 형성된 소오스/드레인 접합을 노출시키는 콘택홀을 형성한 다음, 상기 콘택홀을 통하여 상기 소오스/드레인 접합에 접속되는 비트라인과 캐패시터를 형성하였다.
최초에는 상기 게이트 전극 간의 폭이 넓어 상기 게이트 전극과 비트라인 또는 상기 게이트 전극과 캐패시터의 단락이 거의 없었다. 그러나, 반도체소자가 고집적화됨에 따라 도전층 간의 단락현상이 발생하여 상기 게이트 전극의 측벽에 산화막 스페이서를 형성하였다.
이하, 첨부된 도면을 참조하여 종래기술에 따른 반도체소자의 제조방법에 대하여 상세히 설명하기로 한다.
먼저, 반도체기판(12) 상부에 소자분리를 위한 필드산화막(도시안됨)과 게이트 절연막(14)을 형성하고, 게이트 전극(16)과 소오스/드레인전극(18)으로 구성되는 모스 전계효과 트렌지스터를 형성한 후, 상기 구조의 전표면에 제1층간절연막(22)을 형성한다. 이때, 상기 게이트 전극(16)의 양측벽에는 질화막으로 제1절연막 스페이서(20)를 형성하였다.
다음, 상기 소오스/드레인전극(18) 중 비트라인 콘택(도시안됨)으로 예정되어 있는 부분 상측의 제1층간절연막(22)을 제거하여 비트라인 콘택홀(도시안됨)을 형성한다.
그 후, 상기 구조 상부에 산화막을 형성한 다음, 전면식각하여 상기 비트라인 콘택홀의 양측벽에 제2절연막 스페이서(24)를 형성한다.
그 다음, 상기 구조 전표면에 제1도전층(도시안됨)을 형성하여 비트라인 콘택홀을 통해 소오스/드레인 전극(18)과 접촉되는 비트라인 콘택 플러그(26)를 형성하고, 그 상부에 상기 비트라인 콘택 플러그(26)와 접촉되는 비트라인(28)을 형성한다.
다음, 상기 구조 전면에 제2층간절연막(30)을 형성한 후, 열처리공정을 실시한 다음, 전하저장전극 콘택으로 예정되어 있는 부분 상측의 제2층간절연막(30)을 제거하여 전하저장전극 콘택홀(도시안됨)을 형성한다.
그리고, 상기 구조 전면에 산화막을 형성한 다음, 전면식각하여 상기 전하저장전극 콘택홀의 양측벽에 제3절연막 스페이서(32)를 형성한다.
그 다음, 상기 구조의 전표면에 제2도전층을 2번에 걸쳐 형성시켜 상기 소오스/드레인전극(18)과 접촉되는 전하저장전극 콘택 플러그(34)를 형성한 후, 상기 전하저장전극 콘택 플러그(34)와 접촉되는 전하저장전극(36)을 형성한다. (도 1참조)
상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 반도체소자의 고집적화에 따라 공정마진이 감소되어 GIDL(gate induced drain leakage) 이펙트(effect)가 발생하여 게이트 전극의 절연스페이서를 질화막으로 사용하여 게이트 전극이나 캐패시터 콘택 형성시 미스얼라인이 발생하더라도 상기 GIDL 이펙트가 발생하는 것을 방지하였으나, 상기와 같은 방식에서는 캐패시터 콘택과 비트라인의 스페이스 마진을 확보하기 위하여 캐패시터 콘택홀의 양측벽에 산화막을 사용한 절연스페이서를 형성하지만, 게이트 전극과 캐패시터 콘택이 미스얼라인될 경우는 상기 캐패시터 콘택홀의 하부에 절연스페이서를 형성하기 위해 증착한 절연막의 두께가 두꺼워져 절연스페이서 형성을 위한 식각공정시 콘택이 오픈되지 않는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 비트라인의 양측벽에 질화막을 이용한 스페이서를 형성하여 층간절연막과 식각선택비가 차이나게 함으로써 전하저장전극 콘택홀의 양측벽에 산화막 스페이서를 형성하지 않더라도 전하저장전극 콘택과 비트라인이 충분한 스페이서 마진을 확보할 수 있고, 전하저장전극 및 비트라인 콘택홀의 양측벽에 산화막을 이용한 스페이서 형성공정을 생략하여 공정을 단순하게 하고, 그에 따른 소자의 고집적화를 가능하게 하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 은 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도.
도 2 은 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.
◈ 도면의 주요부분에 대한 부호의 설명
11, 12 : 반도체기판 13, 14 : 게이트 절연막
15, 16 : 게이트 전극 17, 18 : 소오스/드레인 전극
19, 20 : 제1절연막 스페이서 21, 22 : 제1층간절연막
23, 26 : 비트라인 콘택 플러그 24, 27 : 제2절연막 스페이서
25, 28 : 비트라인 30, 31 : 제2층간절연막
32 : 제3절연막 스페이서 33, 34 : 전하저장전극 콘택 플러그
35, 36 : 전하저장전극
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
반도체기판상에 게이트 전극의 양측벽에 제1절연막 스페이서가 형성되어 있는 모스 전계효과 트랜지스터를 형성하는 공정과,
상기 구조 상부에 상기 제1절연막 스페이서와 식각선택비 차이를 갖는 제1층간절연막을 형성하는 공정과,
상기 반도체기판의 비트라인 콘택 및 전하저장전극 콘택으로 예정되는 부분에 도전체로 형성된 비트라인 콘택 플러그를 형성하고, 상기 비트라인 콘택 플러그와 접촉되는 비트라인을 형성하는 공정과,
상기 비트라인의 양측벽에 상기 제1층간절연막과 식각선택비 차이를 갖는 제2절연막 스페이서를 형성하는 공정과,
상기 구조 상부에 상기 제1, 제2절연막 스페이서와 식각선택비 차이를 갖는 제2층간절연막을 형성하여 평탄화하는 공정과,
상기 반도체기판의 전하저장전극 콘택으로 예정되는 부분과 접속되는 전하저장전극 콘택 플러그를 형성하는 공정과,
상기 전하저장전극 콘택 플러그와 접촉되는 전하저장전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 소자분리를 위한 필드산화막(도시안됨)과 게이트산화막(13)을 형성하고, 게이트 전극(15)과 소오스/드레인전극(17)으로 구성되는 모스 전계효과 트렌지스터를 형성한 후, 상기 구조의 전표면에 제1층간절연막(21)을 형성한다. 이때, 상기 게이트 전극(15)의 양측벽에는 질화막으로 제1절연막 스페이서(19)를 형성한다.
다음, 상기 소오스/드레인전극(17) 중 비트라인 콘택(도시안됨)으로 예정되어 있는 부분 상측의 제1층간절연막(21)을 제거하여 비트라인 콘택홀(도시안됨)을 형성한다.
그 다음, 상기 구조 전표면에 제1도전층(도시안됨)을 형성하여 비트라인 콘택홀을 통해 소오스/드레인 전극(17)과 접촉되는 비트라인 콘택 플러그(23)를 형성한 후, 그 상부에 폴리사이드막(도시안됨)와 반사방지막(도시안됨)을 적층한다.
그리고, 상기 폴리사이드막와 반사방지막을 패터닝하여 상기 비트라인 콘택 플러그(23)와 접촉되는 비트라인(25)을 형성한다.
그 후, 상기 구조 전면에 질화막(도시안됨)을 형성한 다음, 전면식각하여 상기 폴리사이드막 패턴과 반사방지막 패턴의 양측벽에 제2절연막 스페이서(27)를 형성한다.
그 다음, 상기 구조 전면에 제2층간절연막(31)을 형성한 후, 열처리공정을 실시한 다음, 전하저장전극 콘택으로 예정되어 있는 부분 상측의 제2층간절연막(31)을 경사식각하여 전하저장전극 콘택홀(도시안됨)을 형성한다.
그 다음, 상기 구조의 전표면에 제2도전층을 2번에 걸쳐 형성시켜 상기 소오스/드레인전극(17)과 접촉되는 전하저장전극 콘택 플러그(33)를 형성한 후, 상기 전하저장전극 콘택 플러그(33)와 접촉되는 전하저장전극(35)을 형성한다. (도 2참조)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 제조방법은, 게이트 전극 및 비트라인에 질화막을 절연스페이서로 사용함으로써 비트라인 콘택과 게이트 전극, 전하저장전극 콘택과 게이트 전극 및 전하저장전극 콘택과 비트라인의 스페이스 마진을 확보하고, 금속배선 콘택과 비트라인 간의 스페이스 마진도 확보할 수 있으며, 비트라인 콘택홀과 전하저장전극 콘택홀의 측벽에 절연스페이서를 형성하지 않아도 되므로 공정을 단순하게 하고, 그로 인하여 게이트 전극과 전하저장전극 콘택과의 미스얼라인 또는 전하저장전극 콘택홀 하부의 크리티칼 디멘젼(critical demension)이 작아져서 콘택이 오픈되지 않을 염려가 없으므로 전하저장전극 콘택홀의 경사식각으로 전하저장전극 콘택과 활성영역의 오버랩 마진을 개선하는 동시에 리프레쉬 특성을 향상시키는 이점이 있다.

Claims (2)

  1. 반도체기판상에 게이트 전극의 양측벽에 제1절연막 스페이서가 형성되어 있는 모스 전계효과 트랜지스터를 형성하는 공정과,
    상기 구조 상부에 상기 제1절연막 스페이서와 식각선택비 차이를 갖는 제1층간절연막을 형성하는 공정과,
    상기 반도체기판의 비트라인 콘택 및 전하저장전극 콘택으로 예정되는 부분에 도전체로 형성된 비트라인 콘택 플러그를 형성하고, 상기 비트라인 콘택 플러그와 접촉되는 비트라인을 형성하는 공정과,
    상기 비트라인의 양측벽에 상기 제1층간절연막과 식각선택비 차이를 갖는 제2절연막 스페이서를 형성하는 공정과,
    상기 구조 상부에 상기 제1, 제2절연막 스페이서와 식각선택비 차이를 갖는 제2층간절연막을 형성하여 평탄화하는 공정과,
    상기 반도체기판의 전하저장전극 콘택으로 예정되는 부분과 접속되는 전하저장전극 콘택 플러그를 형성하는 공정과,
    상기 전하저장전극 콘택 플러그와 접촉되는 전하저장전극을 형성하는 공정을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제2절연막 스페이서는 질화막으로 형성하여 전하저장전극 콘택과 상기 비트라인 또는 금속배선 콘택과 비트라인 간의 스페이서 마진을 확보하는 것을 특징으로하는 반도체소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR100406731B1 (ko) * 2001-04-25 2003-11-20 아남반도체 주식회사 반도체 소자의 층간막 평탄화 구조의 형성 방법

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