KR19990016224A - 플레이트 전극 하부에 더미 비트라인을 갖는 반도체 장치의제조방법 - Google Patents

플레이트 전극 하부에 더미 비트라인을 갖는 반도체 장치의제조방법 Download PDF

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Abstract

본 발명은 반도체 기판 상에 복수의 제1 게이트 전극과 상기 제1 게이트 전극과 이격되어 제2 게이트 전극을 형성한다. 상기 제1 게이트 전극 및 제2 게이트 전극을 덮고, 상기 반도체 기판의 소오스/드레인 영역을 노출하는 비트라인 콘택홀을 갖는 제1 층간절연막을 형성한다. 상기 비트라인 콘택홀에 매립되면서 제1 층간절연막 상에 형성되어 상기 반도체 기판의 소오스/드레인 영역과 접속하는 제1 비트라인과 상기 제1 층간절연막 상에서 상기 제1 비트라인과 이격된 더미 비트라인과, 상기 더미 비트라인과 이격된 제2 비트라인을 형성한다. 상기 비트라인들을 덮으면서 상기 제1 비트라인을 노출하는 스토리지 노드 콘택홀을 갖는 제2 층간절연막을 형성한다. 상기 스토리지 노드 콘택홀에 매립되면서 상기 제2 층간절연막 상에 스토리지 노드를 형성한다. 상기 스토리지 노드를 덮도록 유전체막을 형성 후, 상기 유전체막 상에 형성되고 상기 더미 비트라인 상부에 플레이트 전극을 형성한다. 상기 플레이트 전극을 덮으면서 상기 제2 층간절연막 상에 제3 층간절연막을 형성한다. 상기 제3 층간절연막, 제2 층간절연막 및 제1 층간절연막을 순차적으로 식각하여 상기 반도체 기판, 제2 게이트 전극 및 상기 제2 비트라인을 노출함과 동시에 상기 제3 층간절연막, 상기 플레이트 전극 및 제2 층간절연막을 순차적으로 식각하여 더미 비트라인을 노출하는 금속 콘택홀을 형성한다.

Description

플레이트 전극 하부에 더미 비트라인을 갖는 반도체 장치의 제조방법
본 발명은 반도체 장치의 제조방법에 관한 것으로, 보다 상세하게는 플레이트 전극 하부에 더미 비트라인을 갖는 반도체 장치 및 그 제조방법에 관한 것이다.
일반적으로, 캐패시터를 비트라인의 형성 후에 제조하는 COB(Capacitor On Bitline) 구조의 반도체 장치의 제조에 있어서, 금속 콘택홀 형성시 각기 다른 단차를 지니는 콘택홀들을 동시에 형성하여야 한다. 즉, 액티브 콘택(반도체 기판과 금속층 간의 콘택), 게이트 전극 콘택(게이트 전극과 금속층 간의 콘택), 비트라인 콘택(비트라인과 금속층 간의 콘택), 플레이트 전극 콘택(플레이트 전극과 금속층 간의 콘택)을 동시에 형성하여야 한다. 이때, 가장 깊은 액티브 콘택을 형성하기 위하여 층간절연막을 식각하는 동안 가장 단차가 낮은 플레이트 전극 콘택의 플레이트 전극용 폴리실리콘막도 식각되기 때문에 구조적으로 상기 플레이트 전극용 폴리실리콘막이 일정 두께 이상으로 두껍게 형성하여야 한다.
그러나, 상기 플레이트 전극용 폴리실리콘막을 저항으로 사용하는 경우에 있어서 상기 플레이트 전극용 폴리실리콘막의 두께는 저항을 결정하기 때문에 그 두께를 일정 이상 크게 형성할 수 없다. 더욱이, TaO를 유전체로 사용할 경우 TiN막 및 폴리실리콘막을 플레이트 전극으로 사용하기 때문에 상기 플레이트 전극 중에서 폴리실리콘막의 두께를 크게 할 수 없다.
따라서, 본 발명의 기술적 과제는 플레이트 전극용 폴리실리콘막의 두께를 두껍게 하지 않아도 되는 반도체 장치의 제조방법을 제공하는 데 있다.
도 1 내지 도 4는 본 발명에 의한 더미 비트 라인을 갖는 반도체 장치의 제조방법을 설명하기 위하여 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 장치의 제조방법은 반도체 기판 상에 복수의 제1 게이트 전극과, 상기 제1 게이트 전극과 이격되어 제2 게이트 전극을 형성하는 단계를 포함한다. 그리고, 상기 제1 게이트 전극들 사이에 랜딩 패드를 형성한다. 상기 제1 게이트 전극 및 제2 게이트 전극을 덮으면서, 상기 랜딩 패드를 노출하는 비트라인 콘택홀을 갖는 제1 층간절연막을 형성한다. 상기 비트라인 콘택홀에 매립되면서 제1 층간절연막 상에 형성되어 상기 랜딩 패드와 접속하는 제1 비트라인과, 상기 제1 층간절연막 상에서 상기 제1 비트라인과 이격된 더미 비트라인과, 상기 더미 비트라인과 이격된 제2 비트라인을 형성한다. 상기 제1 비트라인, 더미 비트라인, 제2 비트라인을 덮으면서 상기 제1 비트라인을 노출하는 스토리지 노드 콘택홀을 갖는 제2 층간절연막을 형성한다. 상기 스토리지 노드 콘택홀에 매립되면서 상기 제2 층간절연막 상에 스토리지 노드를 형성한 후, 상기 스토리지 노드를 덮도록 유전체막을 형성한다. 상기 유전체막 상에 형성되고 상기 더미 비트라인 상부에 플레이트 전극을 형성한다. 상기 플레이트 전극을 덮으면서 상기 제2 층간절연막 상에 제3 층간절연막을 형성한다. 상기 제3 층간절연막, 제2 층간절연막 및 제1 층간절연막을 순차적으로 식각하여 상기 반도체 기판, 제2 게이트 전극 및 상기 제2 비트라인을 노출함과 동시에 상기 제3 층간절연막, 상기 플레이트 전극 및 제2 층간절연막을 식각하여 더미 비트라인을 노출하는 금속 콘택홀을 형성한다.
또한, 본 발명의 반도체 장치의 제조방법은 반도체 기판 상에 복수의 제1 게이트 전극과, 상기 제1 게이트 전극과 이격되어 제2 게이트 전극을 형성하는 단계를 포함한다. 상기 제1 게이트 전극 및 제2 게이트 전극을 덮으면서, 상기 반도체 기판의 소오스/드레인 영역을 노출하는 비트라인 콘택홀을 갖는 제1 층간절연막을 형성한다. 상기 비트라인 콘택홀에 매립되면서 제1 층간절연막 상에 형성되어 상기 반도체 기판의 소오스/드레인 영역과 접속하는 제1 비트라인과 상기 제1 층간절연막 상에서 상기 제1 비트라인과 이격된 더미 비트라인과, 상기 더미 비트라인과 이격된 제2 비트라인을 형성한다. 상기 제1 비트라인, 더미 비트라인, 제2 비트라인을 덮으면서 상기 제1 비트라인을 노출하는 스토리지 노드 콘택홀을 갖는 제2 층간절연막을 형성한다.상기 스토리지 노드 콘택홀에 매립되면서 상기 제2 층간절연막 상에 스토리지 노드를 형성한다. 상기 스토리지 노드를 덮도록 유전체막을 형성한다. 상기 유전체막 상에 형성되고 상기 더미 비트라인 상부에 플레이트 전극을 형성한다. 상기 플레이트 전극을 덮으면서 상기 제2 층간절연막 상에 제3 층간절연막을 형성한다. 상기 제3 층간절연막, 제2 층간절연막 및 제1 층간절연막을 순차적으로 식각하여 상기 반도체 기판, 제2 게이트 전극 및 상기 제2 비트라인을 노출함과 동시에 상기 제3 층간절연막, 상기 플레이트 전극 및 제2 층간절연막을 순차적으로 식각하여 더미 비트라인을 노출하는 금속 콘택홀을 형성한다.
본 발명은 가장 단차가 깊은 반도체 기판(액티브 콘택)을 노출하는 금속 콘택홀을 형성하기 위한 층간절연막들의 식각함과 동시에 단차가 가장 작은 플레이트 전극 콘택용 금속콘택홀을 형성할시 식각방지막으로 상기 플레이트 전극의 하부에 형성된 더미 비트라인을 이용하기 때문에 상기 플레이트 전극이 일정 두께 이상으로 두껍게 형성할 필요가 없다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1 내지 도 4는 본 발명에 의한 더미 비트 라인을 갖는 반도체 장치의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 활성영역과 비활성영역(2)이 형성된 반도체 기판(1) 상에 복수의 제1 게이트 전극들(3)과 상기 제1 게이트 전극(3)과 이격되어 제2 게이트 전극(5)을 형성한다. 이어서, 상기 제1 게이트 전극들(3) 사이에 랜딩 패드(7)를 형성한다. 상기 랜딩 패드(7)는 반도체 장치에 있어서 소오스/드레인 영역(도시 안됨)과 연결된다. 계속하여, 상기 랜딩 패드(7)가 형성된 반도체 기판(1)의 전면에 제1 층간절연막(9)을 형성한다. 다음에, 상기 제1 층간절연막(9)을 식각하여 상기 랜딩 패드(7)를 노출하는 비트라인 콘택홀(11)을 형성한다. 본 실시에에서 상기 랜딩 패드(7)를 형성하였으나, 상기 랜딩 패드(7)를 형성하지 않고 바로 반도체 기판의 소오스/드레인 영역을 노출하는 비트라인 콘택홀을 갖는 제1 층간절연막을 형성할 수도 있다.
도 2를 참조하면, 상기 비트라인 콘택홀(11)에 매립되면서 제1 층간절연막 (9)상에 형성되어 상기 랜딩 패드(7)와 접속하는 제1 비트라인(13)과 상기 제1 층간절연막 상에서 상기 제1 비트라인(13)과 이격된 더미 비트라인(15)과, 상기 더미 비트 라인(15)과 이격된 제2 비트라인(17)을 형성한다. 상기 더미 비트라인(17)은 후에 형성되는 플레이트 전극 콘택을 금속 콘택홀 형성시 식각방지막 역할을 한다.
이어서, 상기 제1 비트라인(13), 제2 비트라인(17) 및 더미 비트라인(15)이 형성된 반도체 기판(1)의 전면에 제2 층간절연막(19)을 형성한다. 다음에, 상기 제2 층간절연막(19)을 식각하여 상기 제1 비트라인(13)을 노출하는 스토리지 노드 콘택홀(21)을 형성한다.
도 3을 참조하면, 상기 스토리지 노드 콘택홀(21)에 매립되면서 상기 제2 층간절연막(19) 상에 스토리지 노드(23)를 형성한다. 계속하여, 상기 스토리지 노드(23)를 덮도록 유전체막(25) 및 플레이트 전극(27)을 형성한다. 이때, 플레이트 전극(27)이 상기 더미 비트라인 상부에 형성된다. 본 실시예에서, 상기 스토리지 노드(23) 및 플레이트 전극(27)은 폴리실리콘막으로 형성한다. 계속하여, 상기 플레이트 전극(27)이 형성된 반도체 기판의 전면에 제3 층간절연막(29)을 형성한다.
도 4를 참조하면, 상기 제3 층간절연막(29), 제2 층간절연막(19) 및 제1 층간절연막(9)을 순차적으로 식각하여 상기 반도체 기판(1), 제2 게이트 전극(5) 및 상기 제2 비트라인(17)을 노출함과 동시에 상기 제3 층간절연막(29), 상기 플레이트 전극(27) 및 제2 층간절연막(19)을 순차적으로 식각하여 더미 비트 라인(15)을 노출하는 금속 콘택홀(31)을 형성한다. 즉, 후공정에서 금속층과 접속시키기 위하여 단차가 서로 다른 상기 더미 비트라인(15), 반도체 기판(1), 제2 게이트 전극(5), 제2 비트라인(17)의 표면을 식각공정을 이용하여 동시에 노출시킨다.
그런데, 본 발명의 반도체 장치의 제조방법에 의하면, 상기 플레이트 전극(27)의 측면과 후에 형성되는 금속층을 콘택시키고, 가장 단차가 깊은 반도체 기판(1:액티브 콘택)을 노출하는 금속 콘택홀(31)을 형성하기 위한 층간절연막들의 식각함과 동시에 단차가 가장 작은 플레이트 전극 콘택용 금속 콘택홀(31)을 형성할 시 식각방지막으로 상기 플레이트 전극의 하부에 형성된 더미 비트라인(15)을 이용하기 때문에 상기 플레이트 전극(즉 플레이트 전극용 폴리실리콘막)이 일정 두께 이상으로 두껍게 형성할 필요가 없다. 결과적으로, 상기 금속 콘택홀 형성시 더미 비트라인(15)으로 인하여 상기 플레이트 전극용 폴리실리콘막의 두께를 높게 형성하지 않고 낮게 형성할 수 있다.
상술한 바와 같이 본 발명의 반도체 장치의 제조방법에 의하면, 가장 단차가 깊은 반도체 기판(액티브 콘택)을 노출하는 금속 콘택홀을 형성하기 위한 층간절연막들의 식각함과 동시에 단차가 가장 작은 플레이트 전극 콘택용 금속콘택홀을 형성할시 식각방지막으로 상기 플레이트 전극의 하부에 형성된 더미 비트라인을 이용하기 때문에 상기 플레이트 전극이 일정 두께 이상으로 두껍게 형성할 필요가 없다.
이상, 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.

Claims (4)

  1. 반도체 기판 상에 복수의 제1 게이트 전극과, 상기 제1 게이트 전극과 이격되어 제2 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극들 사이에 랜딩 패드를 형성하는 단계;
    상기 제1 게이트 전극 및 제2 게이트 전극을 덮으면서, 상기 랜딩 패드를 노출하는 비트라인 콘택홀을 갖는 제1 층간절연막을 형성하는 단계;
    상기 비트라인 콘택홀에 매립되면서 제1 층간절연막 상에 형성되어 상기 랜딩 패드와 접속하는 제1 비트라인과, 상기 제1 층간절연막 상에서 상기 제1 비트라인과 이격된 더미 비트라인과, 상기 더미 비트라인과 이격된 제2 비트라인을 형성하는 단계;
    상기 제1 비트라인, 더미 비트라인, 제2 비트라인을 덮으면서 상기 제1 비트라인을 노출하는 스토리지 노드 콘택홀을 갖는 제2 층간절연막을 형성하는 단계;
    상기 스토리지 노드 콘택홀에 매립되면서 상기 제2 층간절연막 상에 스토리지 노드를 형성하는 단계;
    상기 스토리지 노드를 덮도록 유전체막을 형성하는 단계;
    상기 유전체막 상에 형성되고 상기 더미 비트라인 상부에 플레이트 전극을 형성하는 단계;
    상기 플레이트 전극을 덮으면서 상기 제2 층간절연막 상에 제3 층간절연막을 형성하는 단계; 및
    상기 제3 층간절연막, 제2 층간절연막 및 제1 층간절연막을 순차적으로 식각하여 상기 반도체 기판, 제2 게이트 전극 및 상기 제2 비트라인을 노출함과 동시에 상기 제3 층간절연막, 상기 플레이트 전극 및 제2 층간절연막을 식각하여 더미 비트라인을 노출하는 금속 콘택홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 플레이트 전극은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 반도체 기판 상에 복수의 제1 게이트 전극과, 상기 제1 게이트 전극과 이격되어 제2 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극 및 제2 게이트 전극을 덮으면서, 상기 반도체 기판의 소오스/드레인 영역을 노출하는 비트라인 콘택홀을 갖는 제1 층간절연막을 형성하는 단계;
    상기 비트라인 콘택홀에 매립되면서 제1 층간절연막 상에 형성되어 상기 반도체 기판의 소오스/드레인 영역과 접속하는 제1 비트라인과 상기 제1 층간절연막 상에서 상기 제1 비트라인과 이격된 더미 비트라인과, 상기 더미 비트라인과 이격된 제2 비트라인을 형성하는 단계;
    상기 제1 비트라인, 더미 비트라인, 제2 비트라인을 덮으면서 상기 제1 비트라인을 노출하는 스토리지 노드 콘택홀을 갖는 제2 층간절연막을 형성하는 단계;
    상기 스토리지 노드 콘택홀에 매립되면서 상기 제2 층간절연막 상에 스토리지 노드를 형성하는 단계;
    상기 스토리지 노드를 덮도록 유전체막을 형성하는 단계;
    상기 유전체막 상에 형성되고 상기 더미 비트라인 상부에 플레이트 전극을 형성하는 단계;
    상기 플레이트 전극을 덮으면서 상기 제2 층간절연막 상에 제3 층간절연막을 형성하는 단계; 및
    상기 제3 층간절연막, 제2 층간절연막 및 제1 층간절연막을 순차적으로 식각하여 상기 반도체 기판, 제2 게이트 전극 및 상기 제2 비트라인을 노출함과 동시에 상기 제3 층간절연막, 상기 플레이트 전극 및 제2 층간절연막을 순차적으로 식각하여 더미 비트라인을 노출하는 금속 콘택홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제3항에 있어서, 상기 플레이트 전극은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
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KR100680531B1 (ko) * 2005-10-11 2007-02-08 기아자동차주식회사 차량 운전석의 컵 홀더 장치
KR100680936B1 (ko) * 2000-01-07 2007-02-08 주식회사 하이닉스반도체 반도체소자의 중첩도 검사방법
KR101152819B1 (ko) * 2006-03-17 2012-06-12 에스케이하이닉스 주식회사 반도체 소자의 제조방법

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