KR20010058679A - 자기정합 콘택을 갖는 반도체 메모리장치의 제조방법 - Google Patents

자기정합 콘택을 갖는 반도체 메모리장치의 제조방법 Download PDF

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Abstract

SAC 식각에 의한 비트라인 또는 게이트라인 등의 도전층의 손상을 최소화할 수 있는 반도체 메모리장치의 제조방법을 개시한다. 이는, 반도체기판 상에 도전층 패턴을 형성하는 단계와, 도전층 패턴을 덮는 절연막을 형성하되, 도전층 패턴들 사이에 균일한 보이드가 형성되도록 하는 단계와, 절연막을 식각하여 반도체기판을 노출시키는 콘택홀을 형성하는 단계, 및 콘택홀을 통해 반도체기판과 접속된 상부 도전층을 형성하는 단계를 포함한다.

Description

자기정합 콘택을 갖는 반도체 메모리장치의 제조방법{Method for fabricating a semiconductor memory device having self-aligned contact}
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 특히 자기정합 콘택을 포함하는 반도체 메모리장치의 제조방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 피치 사이즈(pitch size)가 줄어들어 사진공정 및 식각공정의 마진(margin)이 점차 줄어들고 있다. 예를 들어, 비트라인과비트라인 사이의 간격이 좁아짐에 따라 후속의 절연막 형성 후 비트라인 사이에 스토리지 노드 콘택을 형성하기가 어려워지고 있다. 특히 사진공정에서는 미스얼라인(misalign) 마진이 현저히 감소하였으며, 식각공정에서는 콘택홀을 완전히 오픈(open)할 경우, 도 1에 도시된 바와 같이 비트라인(4+6)의 상부 모서리 부분이 식각되어 소자의 불량(fail)이 발생하며, 비트라인의 손상을 줄이는 공정으로 식각을 진행하면 하부 콘택의 임계크기(CD)가 작아져 저항이 증가하는 문제가 발생하고 있다. 이러한 문제들은 비트라인 뿐만 아니라 게이트라인 형성 후 식각공정을 진행할 때에도 비슷하게 나타나고 있다.
도 1에서 도면부호 "2"는 반도체기판 또는 트랜지스터가 형성된 반도체기판을 덮는 절연막을, "4"는 게이트라인 또는 비트라인용 도전층으로서 폴리실리콘막을, "6"은 게이트라인 또는 비트라인의 저항을 감소시키기 위한 고융점금속 실리사이드막을, "8"은 SAC 식각공정을 위한 절연막 스페이서를, 그리고 "10"은 절연막을 각각 나타낸다.
또한, 캐패시터가 비트라인 위에 형성되는 캐패시터 오버 비트라인(Capacitor Over Bit line; COB)구조에서 사진공정의 미스얼라인 마진 등을 확보하기 위한 자기정합 콘택(Self-Aligned Contact; SAC) 구조를 예로 들면, 콘택홀 오픈시 비트라인에 의한 식각마진이 더욱 줄어들어 공정상의 어려움이 많다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, SAC 식각에 의한 비트라인또는 게이트라인 등의 도전층의 손상을 최소화할 수 있는 반도체 메모리장치의 제조방법을 제공하는 데 있다.
도 1은 종래의 SAC 공정의 문제점을 설명하기 위한 단면도이다.
도 2a 내지 도 4b는 본 발명의 일 실시예에 의한 반도체 메모리장치의 제조방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 2a 내지 도 4a는 비트라인에 수직한 방향의 단면도이고, 도 2b 내지 도 4b는 비트라인과 평행한 방향의 단면도들이다.
도 5a 및 도 5b는 본 발명의 다른 실시예에 의한 반도체 메모리장치의 제조방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도로서, 각각 비트라인에 수직한 방향 및 비트라인과 평행한 방향의 단면도이다.
상기 과제를 이루기 위하여 본 발명에 의한 반도체 메모리장치의 제조방법은, 반도체기판 상에 도전층 패턴을 형성하는 단계와, 도전층 패턴을 덮는 절연막을 형성하되, 도전층 패턴들 사이에 균일한 보이드가 형성되도록 하는 단계와, 절연막을 식각하여 반도체기판을 노출시키는 콘택홀을 형성하는 단계, 및 콘택홀을 통해 반도체기판과 접속된 상부 도전층을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
본 발명은 비트라인과 게이트라인의 경우에 공통적으로 적용되므로, 비트라인 이전의 공정에 대한 설명 및 도시는 생략하고 비트라인의 후속 공정만을 예로 들어 설명하기로 한다.
도 2a 내지 도 4b는 본 발명에 의한 반도체 메모리장치의 제조방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 2a 내지 도 4a는 비트라인에 수직한 방향의 단면도이고, 도 2b 내지 도 4b는 비트라인과 평행한 방향의 단면도들이다.
도 2a 및 도 2b를 참조하면, 반도체기판(12) 위에, 예를 들어 도우프된 폴리실리콘막(14)과 텅스텐 실리사이드(16)를 차례로 적층 및 패터닝하여 비트라인 패턴을 형성한다. 도시는 생략되었지만, 상기 반도체기판(12) 위에는 소오스/드레인과 게이트절연막 및 게이트전극으로 이루어진 트랜지스터와, 상기 트랜지스터를 덮는 절연막이 형성되어 있다.
다음, 절연막을 이용하여 후속의 SAC 공정을 위하여 상기 비트라인 패턴을 감싸는 스페이서(18)를 형성한다. 다음, 상기 비트라인 패턴들 사이를 매립하기 위하여 결과물 상에 제1 절연막(20)을 형성하는데, 도시된 바와 같이 비트라인 패턴들 사이에 균일하게 보이드(void)(22)가 형성되도록 한다.
도 3a 및 도 3b를 참조하면, 상기 제1 절연막(20) 위에, 통상의 사진공정을 이용하여 콘택홀이 형성될 영역을 한정하는 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 이 포토레지스트 패턴을 마스크로 사용하여 상기 제1 절연막(20)을 이방성식각하여 반도체기판을 노출시키는 콘택홀(24)을 형성한다. 상기 제1 절연막(20)을 이방성식각할 때 제1 절연막에 형성된 보이드(22)로 인해 식각시간을 줄여서 진행해도 콘택홀이 완전히 오픈된다. 따라서, 제1 절연막에 대한 식각시간이 감소되므로 하부의 비트라인의 상부 모서리 부분이 식각되거나 손상되는 문제를 방지할 수 있다.
도 4a 및 도 4b를 참조하면, 콘택홀이 형성된 결과물의 전면에 도전물질을 증착한 다음, 이를 패터닝하여 상기 반도체기판(12)과 접속된 스토리지 전극(26)을 형성한다.
상기 도전물질을 증착할 때, 제1 절연막(20)에 형성된 보이드(22)에 도전물질이 증착되어 콘택 사이에 단락이 발생하는 것을 방지하기 위하여, 상기 도전층을 증착할 때 선택적 증착(selective deposition) 공정을 적용하여 절연막에 형성된 보이드에는 도전물질이 증착되지 않고 콘택홀 하부의 반도체기판 위에만 증착되도록 한다. 또는, 도전층 증착시 스텝 커버리지(step coverage)를 감소시켜 콘택홀에만 도전물질이 증착되도록 한다.
도 5a 및 도 5b는 본 발명의 다른 실시예에 의한 반도체 메모리장치의 제조방법을 설명하기 위한 단면도로서, 각각 비트라인과 수직한 방향 및 평행한 방향의 단면도이다.
도 5a 및 도 5b를 참조하면, 제1 절연막(20)을 식각하여 반도체기판을 노출시키는 콘택홀을 형성하는 단계 후에, 선택적 증착법 또는 에피층 성장법을 이용하여 콘택홀이 형성된 결과물에 제2 절연막(28)을 형성하면, 그 특성상 보이드가 발생된 제1 절연막(2)에만 제2 절연막(28)이 증착된다. 따라서, 보이드가 제2 절연막(28)으로 완전히 채워지며, 반도체기판이 노출된 콘택홀의 바닥면에는 제2 절연막이 증착되지 않는다. 그러나, 콘택홀의 가장자리와 비트라인 상부의 제1 절연막의 측면에는 제2 절연막이 증착되어 콘택홀의 크기가 감소하게 된다. 그러나, 도전층(26)을 형성하기 전에 실시하는 세정공정에서 제1 절연막(20)의 측면에 형성된 제2 절연막이 식각되므로, 콘택홀의 크기를 정상적으로 복원할 수 있다.
이상 본 발명을 상세히 설명하였으나 본 발명은 상기한 실시예에 한정되지 않고 당업자에 의해 본 발명의 기술적 사상내에서 많은 변형이 가능하다.
상술한 본 발명에 의한 반도체 메모리장치의 제조방법에 의하면, 게이트라인 또는 비트라인을 형성한 다음 절연막을 형성할 때 게이트라인들 또는 비트라인들 사이에 균일하게 보이드가 형성되도록 함으로써, 콘택홀을 형성하기 위하여 상기절연막을 식각하는 공정에서 절연막을 식각하는 시간을 줄일 수 있다. 따라서, 게이트라인 또는 비트라인에 가해지는 식각 손상을 최소화하여 누설전류를 감소시킬 수 있다.

Claims (1)

  1. 반도체기판 상에 도전층 패턴을 형성하는 단계;
    상기 도전층 패턴을 덮는 절연막을 형성하되, 상기 도전층 패턴들 사이에 균일한 보이드가 형성되도록 하는 단계;
    상기 절연막을 식각하여 상기 반도체기판을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 통해 상기 반도체기판과 접속된 상부 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
KR1019990066035A 1999-12-30 1999-12-30 자기정합 콘택을 갖는 반도체 메모리장치의 제조방법 KR20010058679A (ko)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100358122B1 (ko) * 2000-12-14 2002-10-25 주식회사 하이닉스반도체 반도체 소자의 자기정렬 콘택홀 형성방법
KR20030002752A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100492898B1 (ko) * 2001-12-14 2005-06-03 주식회사 하이닉스반도체 반도체 소자 제조 방법

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