KR100492898B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 자기정렬콘택 형성시 비교적 간단한 공정에 의해 도전패턴 및 하드마스크의 손실을 최소화할 수 있는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 형성된 다수의 도전패턴의 프로파일을 따라 스페이서용 절연막을 형성하는 단계; 상기 도전패턴 사이를 포함한 전면에 제1절연막을 형성하여, 상기 도전패턴 사이에 보이드가 형성되도록 하는 단계; 상기 제1절연막 상에 제2절연막을 형성하는 단계; 상기 제2절연막 상에 콘택 형성용 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 식각마스크로 해서 상기 제1절연막 및 상기 제2절연막을 식각하여 상기 도전패턴 사이의 상기 기판 표면을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 자기정렬콘택(Self Align Contact; 이하 SAC이라 함) 형성에 관한 것으로 더욱 상세하게는, 보이드(Void) 형성에 따른 SAC 공정의 마진 개선 방법에 관한 것이다.

소자의 집적도 향상을 통하여 포토레지스트를 이용한 패턴 형성 공정 자체의 마진과 오버래이의 정확도(Overlay accuracy)를 안정적으로 확보하기가 어렵게 됨에 따라 SAC 공정이 도입되었다.SAC 공정은 패턴닝을 함에 있어서 별도의 마스크를 사용하지 않고 이미 증착된 물질을 이용하여 식각을 하는 방식으로 비용 감소에 큰 역할을 한다. SAC 공정 자체는 여러가지 방법을 사용하고 있으며, 그 대표적인 방법으로는 질화막을 식각방지막으로 사용한다.

도 1은 질화막을 식각방지막으로 사용하는 SAC 형성 공정을 도시한 단면도로서, 기판(10) 상에 이웃하는 게이트전극(11)이 형성되어 있으며, 그 측벽에는 스페이서(13)가 형성되어 있으며, 그 상부에는 SAC 공정시 게이트전극의 손실을 방지하기 위한 질화막 계열의 식각방지막 즉, 하드마스크(12)가 형성되어 있다.도 1은 이러한 구조 상부에 층간절연막(14)을 증착한 후, 스토리지노드 또는 비트라인 등의 콘택 플러그 형성을 위한 SAC 공정시 'A'와 같이 하드마스크(12)와 게이트전극(11)의 손실이 발생한 것을 나타내고 있다. 이러한 SAC 공정 진행시 기판(10) 하부의 불순물 접합영역까지 식각 타겟을 하고 식각 진행시 전술한 'A'와 같은 손실을 피할 수 없다.

즉, 식각 공정시 하지층과의 통전을 위해 과도식각(Over etch)을 진행하여야 하는데 이 때, 상부의 게이트전극(11) 등의 도전패턴은 계속적으로 오픈된 상태에서 어택(Attack)을 받게 되는 바, 이는 후속 플러그 등의 전도성 물질과의 단락을 유발하여 소자의 전기적 특성 열화 및 수율을 떨어뜨리는 요인이 된다.

따라서, 전술한 문제점을 근본적으로 개선하기 위해선 식각시 고선택비의 식각 조건을 개발하여야 하나 현실적인 어려움이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 자기정렬콘택 형성시 비교적 간단한 공정에 의해 도전패턴 및 하드마스크의 손실을 최소화할 수 있는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.

상기의 목적을 달성하기 위해 본 발명은, 기판 상에 형성된 다수의 도전패턴의 프로파일을 따라 스페이서용 절연막을 형성하는 단계; 상기 도전패턴 사이를 포함한 전면에 제1절연막을 형성하여, 상기 도전패턴 사이에 보이드가 형성되도록 하는 단계; 상기 제1절연막 상에 제2절연막을 형성하는 단계; 상기 제2절연막 상에 콘택 형성용 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 해서 상기 제1절연막 및 상기 제2절연막을 식각하여 상기 도전패턴 사이의 상기 기판 표면을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 내부를 매립하는 플러그를 형성하는 단계; 상기 하드마스크의 일부가 잔류하며 상기 이웃하는 도전패턴 사이의 보이드가 제거될 때까지 상기 플러그를 평탄화하는 단계; 및 상기 보이드가 제거된 도전패턴 사이를 APL(Advancde Planalization Layer)막을 이용하여 매립하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.

본 발명은 SAC 식각시 하드마스크 및 게이트전극 등 도전패턴의 손실을 방지하기 위해, TEOS(Tetra Ethyl Ortho Silicate)막을 도전패턴 상에 증착하며, 이 때 보이드(Void)를 형성함으로써 후속 SAC 공정에 따른 식각마진을 높여 도전패턴 및 하드마스크의 손실을 방지할 수 있도록 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명하는 바, 도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자의 자기정렬콘택 형성 공정을 도시한 단면도이다.

먼저, 도 2a에 도시된 바와 같이 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(20) 상에 이웃하는 다수의 도전패턴을 형성하는 바, 도전패턴은 비트라인 또는 게이트전극 등을 포함하며, 이하에서는 게이트전극을 그 일예로 하여 설명한다.

구체적으로, 산화막 계열의 게이트 절연막(도시하지 않음)과 폴리실리콘, 텅스텐 또는 텅스텐 실리사이드 등을 단독 또는 혼합하여 게이트전극용 전도막과 실리콘질화막 또는 실리콘산화질화막 등을 이용하여 1000Å ∼ 10000Å의 두께로 하드마스크(22)를 차례로 증착한 후, 게이트전극 마스크를 이용한 사진식각 공정을 실시하여 게이트전극(21)을 형성한다.

이어서, 게이트전극 측벽을 보호하기 위해 스페이서용 절연막(23)를 형성한다. 이 때, 실리콘질화막 또는 실리콘산화질화막을 이용하여 100Å ∼ 1000Å의 두께로 형성한다.

계속해서, 스페이서용 절연막(23) 상에 게이트전극(21) 사이의 스페이스를 충분히 채울 수 있을 정도로 TEOS막(24)을 형성하는 바, 이 때 갭-필 특성을 열화시키는 공정조건을 통해 게이트전극(21) 사이에 보이드(25)가 형성되도록 한다.

구체적으로, 플라즈마 화학기상증착에 의한 TEOS(이하 PE-TEOS) 또는 저압화학기상증착에 의한 TEOS(이하 LP-TEOS라 함)를 이용하여 1000Å ∼ 10000Å 정도의 두께로 증착하며, 이 때 1Torr ∼ 10Torr의 압력과, 400℃ ∼ 600℃의 온도 하에서 100SCCM ∼ 500SCCM 유량의 SiH4과 500SCCM ∼ 1000SCCM의 N2O를 포함하는 반응소스를 이용한다. 이 때, 0.5KW ∼ 2.0KW의 RF파워를 사용하므로써 보이드(25) 형성이 용이해지도록 한다.

전술한 보이드(25)는 후속 SAC 공정시 식각 타겟을 감소시켜 공정 마진을 높이는 역할을 하며, 전술한 TEOS 이외에 HDP(High Density Plasma) 산화막을 사용할 수도 있다.

다음으로, 도 2b에 도시된 바와 같이 TEOS막(24) 상에 BPSG, BSG(Boro Silicate Glass), PSG(Phopho SIlicate Glass) 또는 HDP(High Density Plasma)산화막 등을 이용하여 절연막(26)을 형성한 다음, 절연막(26) 상에 콘택 형성을 위한 포토레지스트 패턴(27)을 형성한 후, 포토레지스트 패턴(27)을 식각마스크로 한 선택적 식각 공정을 통해 절연막(26)과 TEOS막(24)을 식각하여 스페이서용 절연막(23)이 노출되도록 하는 바, 이 때 통상의 SAC 공정시 사용하는 불소계플라즈마 예컨대, C2F4, C2F6, C3F8, C 4F6, C5F8 또는 C5F10를 주식각가스로 하며, 여기에 SAC 공정시 폴리머를 발생시키기 위한 가스 즉, CH2F2, C3HF5 또는 CHF3 등을 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.

다음으로, 도 2c에 도시된 바와 같이 스페이서용 절연막(23)을 제거하여 기판(20) 표면을 노출시키는 콘택홀(28)을 형성하는 바, 전술한 식각멈춤없이 일려느이 진행을 통해 실시할 수도 있고, 포토레지스트 패턴(27)을 제거한 다음, 게이트전극 주변에 USG(Undoped Silicate Glass) 캐핑(Capping)을 위한 산화막을 증착하거나 또는 불산계 용액을 사용하여 하지 액티브 면적을 확보한 후에 플라즈마 식각을 통해 스페이서용 절연막(23)을 제거할 수도 있다.

따라서, 콘택홀(28) 형성시 보이드(25)가 존재하므로 그에 따라 식각 진행시 식각시간 및 가스의 유량 등을 감소시키므로 전체적인 공정 마진이 증가하게 되고 이에 따라 게이트전극(21) 및 하드마스크(22)의 손실을 방지할 수 있다.

다음으로, 도 2d에 도시된 바와 같이 콘택홀(28)을 매립하도록 폴리실리콘 등의 플러그(29) 물질을 증착한 다음, 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 등의 평탄화 공정을 실시하는 바, 이 때 연마타겟을 하드마스크 일부와 보이드(25)에 존재하는 TEOS막(24)이 제거되도록 한다.

계속해서, APL(Advanced Planalization Layer)막(30)을 형성하여 보이드가 형성되어 있던 게이트전극(21) 사이를 매립한다.

전술한 본 발명은, 갭-필 특성이 떨어지는 TEOS막 이용하여 SAC이 형성될 게이트전극 사이에 보이드를 형성함으로써, SAC 형성을 위한 식각 공정에서의 공정 마진을 높이며, 게이트전극 및 하드마스크의 손실을 최소화할 수 있음을 실시예를 통해 알아 보았다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

한편, 전술한 실시예서의 콘택홀 형성용 마스크는 홀형(Hole-type) 또는 라인형(Line-type) 등 다양하게 적용이 가능하다.

상술한 바와 같은 본 발명은, 콘택 형성시 도전패턴의 손실을 방지할 수 있어, 궁극적으로 반도체 소자의 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

도 1은 질화막을 식각방지막으로 사용하는 SAC 형성 공정을 도시한 단면도,

도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자 제조 공정을 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

20 : 기판 21 : 게이트전극

22 : 하드마스크 23 : 스페이서용 절연막

24 : 제1절연막 25 : 보이드

26 : 제2절연막 28 : 콘택홀

Claims (8)

  1. 기판 상에 형성된 다수의 도전패턴의 프로파일을 따라 스페이서용 절연막을 형성하는 단계;
    상기 도전패턴 사이를 포함한 전면에 제1절연막을 형성하여, 상기 도전패턴 사이에 보이드가 형성되도록 하는 단계;
    상기 제1절연막 상에 제2절연막을 형성하는 단계;
    상기 제2절연막 상에 콘택 형성용 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 해서 상기 제1절연막 및 상기 제2절연막을 식각하여 상기 도전패턴 사이의 상기 기판 표면을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀 내부를 매립하는 플러그를 형성하는 단계;
    상기 하드마스크의 일부가 잔류하며 상기 이웃하는 도전패턴 사이의 보이드가 제거될 때까지 상기 플러그를 평탄화하는 단계; 및
    상기 보이드가 제거된 도전패턴 사이를 APL(Advancde Planalization Layer)막을 이용하여 매립하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1절연막을 1000Å ∼ 10000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 제1절연막은 PE-TEOS, LP-TEOS 또는 HDP(Figh Density Plasma)산화막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 제1절연막을 형성하는 단계는 1Torr ∼ 10Torr의 압력과 400℃ ∼ 600℃의 온도 하에서 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 4 항에 있어서,
    상기 제1절연막을 형성하는 단계는 100SCCM ∼ 500SCCM 유량의 SiH4과 500SCCM ∼ 1000SCCM의 N2O를 포함하는 반응소스를 이용하며, 이 때 0.5KW ∼ 2.0KW의 RF파워를 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 스페이서용 절연막을 100Å 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제 1 항에 있어서,
    상기 스페이서용 절연막은 실리콘질화막 또는 실리콘산화질화막을 단독 또는 적층하여 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
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