KR100721186B1 - 반도체 소자의 제조방법 - Google Patents
반도체 소자의 제조방법 Download PDFInfo
- Publication number
- KR100721186B1 KR100721186B1 KR1020010007491A KR20010007491A KR100721186B1 KR 100721186 B1 KR100721186 B1 KR 100721186B1 KR 1020010007491 A KR1020010007491 A KR 1020010007491A KR 20010007491 A KR20010007491 A KR 20010007491A KR 100721186 B1 KR100721186 B1 KR 100721186B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- region
- insulating film
- source
- mask
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000010410 layer Substances 0.000 claims abstract description 33
- 239000011229 interlayer Substances 0.000 claims abstract description 21
- 230000004888 barrier function Effects 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000000463 material Substances 0.000 claims description 10
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 239000005380 borophosphosilicate glass Substances 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 20
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 238000005530 etching Methods 0.000 description 7
- 238000000151 deposition Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000004626 scanning electron microscopy Methods 0.000 description 2
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
- H01L21/0276—Photolithographic processes using an anti-reflective coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 소오스 라인영역 및 드레인 콘택홀영역을 각각의 공정으로 분리 형성하여 베리어막의 손상을 줄이는데 적당한 반도체 소자의 제조방법에 관한 것으로, 반도체 기판상에, 마스크 절연막이 상부에 적층된 게이트전극을 형성하는 단계와, 게이트전극 양측의 반도체 기판 내에 소오스 및 드레인 영역을 형성하는 단계와, 게이트전극의 측면에 측벽 절연막을 형성하고 전면에 베리어막을 형성하는 단계와, 소오스 및 드레인 영역상의 게이트 전극들 사이에 층간절연막을 형성하는 단계와, 소오스 영역을 제외한 부분에 제 1 마스크층을 형성하고 이를 이용하여 소오스 영역이 노출되도록 하는 단계와, 드레인 영역 상에 선택적으로 오픈 영역을 갖는 제 2 마스크층을 형성하는 단계, 및 제 2 마스크층을 이용하여 드레인 영역을 노출시키는 콘택홀을 형성하는 단계를 포함하여 이루어진다.
소오스 라인영역, 드레인 콘택홀영역
Description
도 1a 내지 도 1c는 종래 반도체 소자의 제조방법을 나타낸 공정 단면도
도 2a 내지 도 2b는 종래 반도체 소자의 제조방법을 나타낸 SEM 사진
도 3a 내지 도 3d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 사시도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 게이트 전극
33 : 마스크 절연막 34 : 소오스 영역
35 : 드레인 영역 36 : 측벽 절연막
37 : 베리어막 38 : 층간 절연막
39 : 제 1 마스크층 40 : 소오스 라인영역
41 : 제 2 마스크층 42 : 콘택홀
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 소오스 라인영역 및 드레인 콘택홀영역을 각각의 공정으로 분리 형성하여 베리어막의 손상을 줄이는데 적당한 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자의 집적도가 점점 높아짐에 따라 셀 크기가 작아지고 게이트간의 간격도 작아져 공정이 어렵고 복잡해지게 된다.
이것을 해결하기 위한 방법의 하나로 자기 정렬 콘택(Self Aligned Contact ; SAC) 공정을 들 수 있다.
그러나, 자기 정렬 콘택 공정을 사용하면 활성 영역과 게이트 위에 동시에 콘택을 형성할 수가 없게 된다는 단점이 생기게 된다.
또한, 자기 정렬 콘택 공정에서 필요로 하는 식각 방지층의 사용으로 콘택 크기가 작아지는 단점도 생기게 된다.
이하, 종래 기술에 따른 반도체 소자의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1c는 종래 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이고, 도 2a 내지 도 2b는 종래 반도체 소자의 제조방법을 설명하기 위한 프로파일 SEM(Scanning Electron Microscopy) 사진이다.
도 1a에 도시한 바와 같이, 반도체 기판(1)상에 질화물질로 형성된 마스크 절연막(3)이 상부에 적층된 게이트 전극(2)들을 형성한다.
그리고, 전면에 포토레지스트를 도포하고 메모리 셀의 소오스/드레인 영역만 오픈되도록 포토레지스트를 패터닝하여 포토레지스트 패턴(도시하지 않음)을 형성한다.
이어, 상기 포토레지스트 패턴(도시하지 않음)을 마스크로 이온주입 공정을 진행하고, 포토레지스트 패턴을 제거한 후, 열확산 공정으로 주입된 불순물을 확산시켜 소오스 영역(4) 및 드레인 영역(5)을 형성한다.
이후, 상기 게이트 전극(2)들의 측면에 측벽 절연막(6)을 형성한다.
그리고, 상기 구조의 전면에 질화물질을 증착하여 베리어막(7)을 형성하고, 비트라인 등의 상부 배선과 게이트 전극(2)들 사이의 절연체로 사용될 층간 절연막(8)을 상기 베리어막(7)과 식각 선택비차가 있는 물질로 증착한다.
이어, 상기 층간 절연막(8)을 마스크 절연막(3) 상면에서 2000Å의 두께가 될때까지 CMP(Chemical Mechanical Polishing)를 실시한다.
이후, 도 1b 및 도 2a에 도시한 바와 같이, 콘택 마스크(도시하지 않음)를 이용한 자기 정렬 콘택 공정으로 상기 층간 절연막(8)을 선택적으로 식각하여 동시에 소오스 라인영역(9) 및 드레인 콘택홀영역(10)을 형성한다.
이때, 상기 소오스 라인영역(9) 및 드레인 콘택홀영역(10) 내부의 층간 절연막(8) 식각 속도차에 의해 드레인 콘택홀영역(10)에서는 층간 절연막(8)만 제거되고 드레인 영역(5) 상의 베리어막(가)은 제거되지 않는다.
그리고, 소오스 라인영역(9)에서는 층간 절연막(8), 베리어막(7)이 제거되어 반도체 기판(1)을 노출시킨다.
도 1c 및 도 2b에 도시한 바와 같이, 제거되지 않은 드레인 영역(5)상의 베리어막(7)을 제거하기 위해 층간 절연막(8)을 마스크로 이용하여 사진식각 공정을 실시한다.
이때, 상기 식각 공정으로 소오스 라인영역(9)의 노출된 베리어막(7)의 에지 부분(나)이 손상을 입게 된다. 이에, 후속 공정에서 드레인 영역상의 콘택홀에 충진되는 금속과 게이트간에 쇼트가 발생하게 된다.
또한, 게이트간의 간격이 좁아짐에도 불구하고 소오스 라인영역 및 드레인 콘택홀영역을 동시에 형성하기 위하여 게이트 상부의 마스크 절연막의 두께를 증가시키므로 소오스 라인영역 및 드레인 콘택홀영역 내부의 층간 절연막 매립 및 식각에 한계가 있다.
또한, 게이트간의 간격이 좁아짐에도 불구하고 소오스 라인영역 및 드레인 콘택홀영역을 동시에 형성하기 위하여 게이트 상부의 마스크 절연막의 두께를 증가시키므로 소오스 라인영역 및 드레인 콘택홀영역 내부의 층간 절연막 매립 및 식각에 한계가 있다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 제조방법의 문제를 해결하기 위한 것으로, 소오스 라인영역 및 드레인 콘택홀영역을 각각의 공정으로 분리 형성하여 베리어막의 손상을 줄일 수 있도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
삭제
삭제
삭제
삭제
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판상에, 마스크 절연막이 상부에 적층된 게이트전극을 형성하는 단계와, 상기 게이트전극 양측의 반도체 기판 내에 소오스 및 드레인 영역을 형성하는 단계와, 상기 게이트전극의 측면에 측벽 절연막을 형성하고 전면에 베리어막을 형성하는 단계와, 상기 소오스 및 드레인 영역상의 게이트 전극들 사이에 층간절연막을 형성하는 단계와, 상기 소오스 영역을 제외한 부분에 제 1 마스크층을 형성하고 이를 이용하여 상기 소오스 영역이 노출되도록 하는 단계와, 상기 드레인 영역 상에 선택적으로 오픈 영역을 갖는 제 2 마스크층을 형성하는 단계, 및 상기 제 2 마스크층을 이용하여 드레인 영역을 노출시키는 콘택홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명의 반도체 소자의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3d는 본 발명의 반도체 소자의 제조방법을 설명하기 위한 사시도이다.
도 3a에 도시한 바와 같이, 반도체 기판(31)상에 마스크 절연막(33)이 상부에 적층된 게이트 전극(32)들을 형성한다.
여기서, 상기 마스크 절연막(33)은 질화물질 또는 SiON을 이용하여 형성한다.
그리고, 전면에 포토레지스트를 도포하고 메모리 셀의 소오스/드레인 영역만 오픈되도록 포토레지스트를 패터닝하여 포토레지스트 패턴(도시하지 않음)을 형성한다.
이어, 상기 포토레지스트 패턴(도시하지 않음)을 마스크로 이온주입 공정을 진행하고 포토레지스트 패턴을 제거한 후 열확산 공정으로 주입된 불순물을 확산시켜 소오스 영역(34) 및 드레인 영역(35)을 형성한다.
이후, 상기 게이트전극(32)들의 측면에 측벽 절연막(36)을 형성한다.
그리고, 상기 구조의 전면에 질화물질을 증착하여 베리어막(37)을 형성하고, 비트라인 등의 상부 배선과 게이트 전극(32) 사이의 절연체로 사용될 층간 절연막(38)을 상기 베리어막(37)과 식각 선택비차가 있는 물질, 예를 들어 BPSG(Boron Phosphorus Silicate Glass)를 이용하여 증착한다.
이어, 상기 층간 절연막(38)을 게이트 전극(32) 상부의 마스크 절연막(33)을 에치 스토퍼로 하여 CMP를 실시한다.
이때, 상기 층간 절연막(38)은 소오스/드레인 영역(34)(35)상의 게이트 전극(32)들 사이에만 형성된다.
도 3b에 도시한 바와 같이, 전면에 마스크 형성용 물질을 도포한 후, 패터닝하여 상기 소오스 영역(34)을 제외한 부분에 제 1 마스크층(39)을 형성한다.
그리고, 상기 제 1 마스크층(39)을 이용하여 상기 소오스 영역(34) 상의 층간 절연막(38)을 건식각 또는 습식식각으로 제거하고, 상기 층간 절연막(38) 하부의 베리어막(37)을 건식각으로 제거하여 소오스 라인영역(40)을 형성한다.
도 3c에 도시한 바와 같이, 상기 소오스 영역(34)상에 마스크 형성용 물질을 도포한 후, 드레인 영역(35)상의 마스크 형성용 물질을 선택적으로 패터닝하여 콘택홀이 정의된 제 2 마스크층(41)을 형성한다.
이때, 상기 제 1, 2 마스크층(39)(41)는 소오스 라인영역(40) 및 드레인 영역(35)상의 콘택홀(42)의 충진 및 콘택홀 패터닝 성능을 향상시킬 수 있는 유기 반사방지막(Organic Anti Reflective Coating)을 이용하여 형성한다.
도 3d에 도시한 바와 같이, 콘택홀이 정의된 상기 제 2 마스크층(41)을 이용하여 상기 드레인 영역(35)상의 층간 절연막(38) 및 베리어막(37)을 선택적으로 제거하여 콘택홀(42)을 형성한다.
여기서, CMP 공정으로 두께가 얇아진 층간 절연막(38)을 식각하므로 콘택 크기 및 식각 시간 측면에서 유리하다.
이어, 상기 제 2 마스크층(41)을 제거하고 세척 공정을 거친 후, 텅스텐을 상기 콘택홀(42)에 매립하여 플러그를 형성한다.
이와 같은 본 발명에 의한 반도체 소자의 제조방법은 소오스 라인영역(39) 및 드레인 영역(35) 상의 콘택홀(42)을 형성하는데 있어 순서만을 바꿔 동일한 방식으로 형성할 수 있다.
상기와 같은 본 발명의 반도체 소자 제조방법은 다음과 같은 효과가 있다.
소오스 라인영역 및 드레인 영역의 콘택홀을 각각의 공정으로 분리 형성하고 소오스 라인영역이 마스킹된 상태에서 드레인 영역의 콘택홀을 형성하므로 베리어막의 제거공정 시에 게이트 전극의 상측 에지 부분에서의 베리어막의 손상을 줄일 수 있다.
또한, 마스크를 이용하여 소오스 영역 및 드레인 영역 상의 층간 절연막을 식각함으로써, 상부층의 미스얼라인으로 발생하는 콘택 크기 축소를 방지할 수 있다.
Claims (4)
- 반도체 기판상에, 마스크 절연막이 상부에 적층된 게이트전극을 형성하는 단계;상기 게이트전극 양측의 반도체 기판 내에 소오스 및 드레인 영역을 형성하는 단계;상기 게이트전극의 측면에 측벽 절연막을 형성하고 전면에 베리어막을 형성하는 단계;상기 소오스 및 드레인 영역상의 게이트 전극들 사이에 층간절연막을 형성하는 단계;상기 소오스 영역을 제외한 부분에 제 1 마스크층을 형성하고 이를 이용하여 상기 소오스 영역이 노출되도록 하는 단계;상기 드레인 영역 상에 선택적으로 오픈 영역을 갖는 제 2 마스크층을 형성하는 단계; 및상기 제 2 마스크층을 이용하여 드레인 영역을 노출시키는 콘택홀을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 마스크 절연막을 질화물질 또는 SiON으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 층간 절연막을 BPSG를 사용하여 형성하고 마스크 절연막을 에치 스토퍼로 하여 평탄화하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 1, 2 마스크층을 유기 반사방지막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010007491A KR100721186B1 (ko) | 2001-02-15 | 2001-02-15 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010007491A KR100721186B1 (ko) | 2001-02-15 | 2001-02-15 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020067111A KR20020067111A (ko) | 2002-08-22 |
| KR100721186B1 true KR100721186B1 (ko) | 2007-05-23 |
Family
ID=27694446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010007491A KR100721186B1 (ko) | 2001-02-15 | 2001-02-15 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100721186B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030001968A (ko) * | 2001-06-28 | 2003-01-08 | 주식회사 하이닉스반도체 | 고집적 반도체 소자의 제조방법 |
-
2001
- 2001-02-15 KR KR1020010007491A patent/KR100721186B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030001968A (ko) * | 2001-06-28 | 2003-01-08 | 주식회사 하이닉스반도체 | 고집적 반도체 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020067111A (ko) | 2002-08-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100743651B1 (ko) | 반도체 소자의 콘택 형성방법 | |
| KR100275551B1 (ko) | 반도체 메모리 장치의 콘택 형성 방법 | |
| KR100721186B1 (ko) | 반도체 소자의 제조방법 | |
| US6610604B1 (en) | Method of forming small transistor gates by using self-aligned reverse spacer as a hard mask | |
| KR100734083B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR100464657B1 (ko) | 이중 스토리지노드 콘택플러그 형성방법 | |
| KR100235960B1 (ko) | 반도체소자의 도전 라인 형성방법 | |
| KR20010056884A (ko) | 반도체 비트라인 콘택 형성방법 | |
| KR100390458B1 (ko) | 반도체소자의 커패시터 제조방법 | |
| KR100506050B1 (ko) | 반도체소자의 콘택 형성방법 | |
| KR100582355B1 (ko) | 반도체소자의 콘택플러그 형성 방법 | |
| KR20000028095A (ko) | 반도체소자의 제조방법 | |
| KR20020058512A (ko) | 반도체 소자의 제조 방법 | |
| KR100755059B1 (ko) | 반도체 소자의 랜딩 플러그 형성방법 | |
| KR20030001968A (ko) | 고집적 반도체 소자의 제조방법 | |
| KR100304967B1 (ko) | 반도체소자의 배선 및 그의 형성방법 | |
| KR20040086691A (ko) | 반도체소자의 제조방법 | |
| KR19990074636A (ko) | 반도체소자의 콘택 형성방법 | |
| KR20020024840A (ko) | 반도체장치의 콘택플러그 형성방법 | |
| KR20040103664A (ko) | 반도체소자 제조 방법 | |
| KR20020049346A (ko) | 반도체 소자의 제조방법 | |
| KR20040102397A (ko) | 반도체 소자의 랜딩 플러그 콘택 제조 방법 | |
| KR19980045145A (ko) | 반도체 장치의 콘택홀 형성방법 | |
| KR20050097119A (ko) | 반도체 소자의 제조방법 | |
| KR20040008675A (ko) | 반도체 메모리 소자의 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20010215 |
|
| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20051215 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20010215 Comment text: Patent Application |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20061118 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20070323 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20070516 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20070517 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20100423 Start annual number: 4 End annual number: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20110429 Year of fee payment: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20110429 Start annual number: 5 End annual number: 5 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |