KR20060105291A - 반도체 소자의 제조방법 - Google Patents

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한기현
김세진
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Abstract

본 발명은 랜딩플러그콘택 식각시 콘택의 폐쇄를 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다. 본 발명은 소자분리막이 형성된 반도체 기판 상에 게이트를 형성하는 단계; 상기 게이트 양측벽에 스페이서를 형성하는 단계; 상기 스페이서를 포함한 게이트를 덮도록 기판 전면 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 수 개의 게이트 및 게이트 사이 영역을 동시에 노출시키는 랜딩플러그 형성용 콘택홀을 형성하는 단계; 상기 게이트들 사이 영역의 노출 폭이 넓어지도록 콘택홀에 의해 노출된 게이트 스페이서 일부를 식각하는 단계; 및 상기 노출된 게이트 사이 영역에 도전막을 매립하는 단계;를 포함한다.

Description

반도체 소자의 제조방법{Method for manufacturing semiconductor device}
도 1은 종래 기술에 따라 제조된 반도체 소자에서 랜딩 플러그 콘택 폐쇄를 보여주는 사진.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 기판 11: 소자분리막
12: 게이트 산화막 13: 폴리실리콘막
14: 텅스텐막 15: 하드마스크막
16: 게이트 17: 스페이서
18: 층간절연막 19: 콘택홀
20: 랜딩 플러그 폴리
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 랜딩플러그콘택 식각시 콘택의 폐쇄를 방지할 수 있는 반도체 소자의 제조방법에 관한 것 이다.
반도체 메모리 소자의 고집적화가 진행됨에 따라, 기판과 비트라인 및 기판과 캐패시터 사이를 전기적으로 연결하기 위한 콘택홀의 형성에 큰 어려움을 겪고 있으며, 공정 마진의 감소를 해결하기 위한 방안으로 자기정렬콘택(SAC; self aligned contact) 기술이 제안되었다. 자기정렬콘택 기술은 비트라인 및 캐패시터가 형성될 셀 영역 부분을 노출시키는 콘택홀을 형성한 후, 상기 콘택홀 내에 비트라인용 및 캐패시터용 플러그를 매립시킴으로써, 후속 공정에서 형성될 비트라인 및 캐패시터와 실리콘 기판 간의 전기적 연결이 용이하게 되도록 한다.
그러나 소자의 축소에 따라 게이트간 간격이 작아짐으로 인해 자기정렬콘택을 위한 랜딩플러그용 콘택홀 식각이 제대로 이루어 지지 않아 랜딩플러그콘택이 폐쇄될 수 있으며, 게이트 사이에 층간절연막이 증착되지 않은 틈이 발생하여 절연이 이루어지지 않는 등의 문제가 발생할 수 있다.
도 1은 종래 기술에 따라 제조된 반도체 소자에서 랜딩 플러그 콘택 식각 후 게이트 사이 영역의 층간절연막이 식각되지 않은 것을 보여주는 사진이다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 랜딩플러그콘택 식각시 게이트 사이 영역의 층간절연막이 식각되지 않음으로 인한 콘택 폐쇄를 방지할 수 있는 반도체 소자의 제조방법을 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명은 소자분리막이 형성된 반도체 기판 상에 게이트를 형성하는 단계; 상기 게이트 양측벽에 스페이서를 형성하는 단계; 상기 스페이서를 포함한 게이트를 덮도록 기판 전면 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 수 개의 게이트 및 게이트 사이 영역을 동시에 노출시키는 랜딩플러그 형성용 콘택홀을 형성하는 단계; 상기 게이트들 사이 영역의 노출 폭이 넓어지도록 콘택홀에 의해 노출된 게이트 스페이서 일부를 식각하는 단계; 및 상기 노출된 게이트 사이 영역에 도전막을 매립하는 단계;를 포함한다.
상기 스페이서는 질화막이며, 50∼200Å의 두께로 형성한다.
상기 게이트들 사이 영역의 노출 폭이 넓어지도록 콘택홀에 의해 노출된 게이트 스페이서 일부를 식각하는 단계는 C, F, S, N 및 O를 조합한 가스를 사용하여 수행한다.
상기 게이트들 사이 영역의 노출 폭이 넓어지도록 콘택홀에 의해 노출된 게이트 스페이서 일부를 식각하는 단계는 20∼400mT의 압력에서 300∼1500W의 탑 파워 및 0∼150W의 바텀 파워를 인가하여 수행한다.
(실시예)
이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 소자분리막(11)이 형성된 반도체 기판(10) 상에 게이트 산화막(12), 폴리실리콘막(13), 텅스텐막(14) 및 하드마스크 질화막(15)을 차례로 형성한다. 그런 다음, 상기 하드마스크 질화막(15) 상에 공지된 사진공정을 거쳐 게이트 영역을 한정하는 감광막 패턴(미도시)을 형성하고, 상기 감광막 패턴을 마스크로 이용해서 상기 막들을 식각하여 게이트(16)를 형성한다.
도 2b를 참조하면, 상기 게이트를 포함한 기판 전면 상에 질화막을 증착하고, 상기 질화막을 블랭킷 식각하여 게이트 양측벽에 50∼200Å의 두께로 스페이서(17)를 형성한다. 상기 스페이서(17)는 텅스텐의 산화를 방지하고 식각 공정 시 텅스텐이 드러나는 것을 막을 수 있도록 하기 위해서 형성한다. 그런 다음, 상기 스페이서(17)를 포함한 게이트(16)를 덮도록 기판 전면 상에 층간절연막(18)을 형성한다.
도 2c를 참조하면, 상기 층간절연막(18) 상에 콘택홀 예정 영역을 노출시키는 감광막 패턴(미도시)을 형성하고, 상기 감광막 패턴을 마스크로 층간절연막(18)을 식각하여 수 개의 게이트 및 게이트 사이 영역을 동시에 노출시키는 랜딩플러그 형성용 콘택홀(19)을 형성한다.
도 2d를 참조하면, 상기 게이트들 사이 영역의 노출 폭이 넓어지도록 콘택홀(19)에 의해 노출된 게이트 스페이서(17) 일부를 식각하여 두께가 얇은 스페이서(17a)르 형성한다. 이때, 스페이서는 C, F, S, N 및 O를 조합한 가스를 사용하여 식각하며, 20∼400mT의 압력에서 300∼1500W의 탑 파워 및 0∼150W의 바텀 파워를 인가하여 수행한다.
도 2e를 참조하면, 상기 노출된 게이트 사이 영역에 도전막을 매립하여 랜딩플러그 폴리(20)를 형성한다.
이후, 도시하지는 않았으나 공지된 일련의 후속공정을 거쳐 반도체 소자의 제조를 완성한다.
본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
이상에서와 같이 본 발명은 랜딩 플러그 콘택 형성 시 게이트 스페이서를 추가로 식각하여 게이트 사이 영역의 노출 폭이 넓어지도록 함으로써, 랜딩 플러그 콘택의 폐쇄를 방지할 수 있으며 공정 마진을 확보할 수 있다.
또한, 게이트 사이 영역에 도전막을 완전 매립할 수 있으므로 콘택에 보이드가 발생하는 것을 방지할 수 있는 바 소자의 페일을 방지할 수 있다.

Claims (4)

  1. 소자분리막이 형성된 반도체 기판 상에 게이트를 형성하는 단계;
    상기 게이트 양측벽에 스페이서를 형성하는 단계;
    상기 스페이서를 포함한 게이트를 덮도록 기판 전면 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 수 개의 게이트 및 게이트 사이 영역을 동시에 노출시키는 랜딩플러그 형성용 콘택홀을 형성하는 단계;
    상기 게이트들 사이 영역의 노출 폭이 넓어지도록 콘택홀에 의해 노출된 게이트 스페이서 일부를 식각하는 단계; 및
    상기 노출된 게이트 사이 영역에 도전막을 매립하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 스페이서는 질화막이며, 50∼200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 게이트들 사이 영역의 노출 폭이 넓어지도록 콘택홀에 의해 노출된 게이트 스페이서 일부를 식각하는 단계는 C, F, S, N 및 O를 조합한 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 게이트들 사이 영역의 노출 폭이 넓어지도록 콘택홀에 의해 노출된 게이트 스페이서 일부를 식각하는 단계는 20∼400mT의 압력에서 300∼1500W의 탑 파워 및 0∼150W의 바텀 파워를 인가하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR20120042047A (ko) * 2010-10-22 2012-05-03 에스케이하이닉스 주식회사 반도체 소자의 제조 방법

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