KR20070079807A - 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명의 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 소자분리영역 형성된 반도체 기판 상부에 워드 라인 패턴을 형성하는 단계; 상기 워드라인 패턴 전면에 제1 층간절연막을 형성하는 단계; 제1 포토레지스트 패턴을 마스크로 이용하는 식각 공정으로 상기 제1 층간절연막의 소정 영역을 식각하는 단계; 상기 결과물 전면에 제2 층간절연막을 형성하는 단계; 제2 포토레지스트 패턴을 마스크로 이용하는 식각 공정으로 상기 제2 층간절연막의 소정 영역을 식각하여 랜딩 플러그 콘택(landing plug contact)을 형성함으로써, 후속 공정에 의한 스토리지 노드 콘택(storage node contact)이 형성되는 영역에 보이드(void)가 없는 2층의 층간절연막 구조를 포함하는 반도체 소자의 제조 방법에 관한 것이다.

Description

반도체 소자의 제조 방법{Manufacturing Method of Semiconductor Device}

도 1은 종래 반도체 소자의 제조 방법에 의해 형성된 랜딩 플러그 폴리 영역에 브리지가 형성된 SEM 사진.

도 2a 내지 도 2h는 본 발명의 반도체 소자의 제조 방법의 일 실시예를 도시한 공정 단면도.

< 도면의 주요 부분에 대한 간단한 설명 >

1: 랜딩 플러그 폴리 3: 랜딩 플러그 폴리 간 브리지

21: 반도체 기판 23: 소자분리막

25: 워드라인 27: 제1 층간절연막

29: 제1 포토레지스트 패턴 31: 트랜치

33: 제2 층간절연막 35: 제2 포토레지스트 패턴

37: 랜딩 플러그 콘택

a-a': 후속 공정에 의해 스토리지 노드 콘택 영역의 단면

본 발명의 반도체 소자의 제조 방법에 관한 것이다.

오늘날, 반도체 소자의 응용 분야가 확장됨에 따라, 제조 원가는 낮으면서, 집적화 및 전기적 특성은 향상된 대용량의 반도체 소자를 제조하기 위한 공정 설비나, 공정 기술의 개발이 절실히 요구되고 있다.

이와 관련하여, 고집적화된 반도체 소자를 제조하기 위한 안정된 공정 조건을 얻기 위하여 사진식각공정(photo-lithography) 공정, 셀 구조 개선, 배선 형성 물질과 절연막 형성 물질의 물성 한계 등을 개선하는 연구가 다각적으로 이루어지고 있다.

상기 셀 구조 개선 방법 중 하나는 랜딩 플러그 형성 방법인데, 이는 트랜지스터, 비트라인(bit-line) 및 커패시터(capacitor) 등을 포함하는 다층 배선을 형성하기 위한 공정에 이용되는 방법이다.

일반적으로 상기 랜딩 플러그 형성 방법은 소자분리영역 형성된 반도체 기판 상부에 워드 라인 패턴을 형성하는 단계; 상기 워드라인 패턴에 대한 이온 주입 공정을 수행하여 소오스/드레인 영역을 형성하는 단계; 결과물 전면에 층간절연막을 형성하는 단계; 식각 공정으로 상기 층간절연막의 소정 영역을 식각하여 상기 워드 라인 패턴을 각각 분리시키면서 상부의 구조물과 전기적으로 연결할 수 있는 T자형 또는 분리된 원형의 트랜치 즉, 랜딩 플러그 콘택(landing plug contact)을 형성하는 단계; 및 상기 결과물 전면에 폴리 실리콘을 형성하고, 에치백 (etch-back)이나 화학적 기계적 연마 공정(CMP) 등을 수행하는 단계로 이루어진다.

하지만, 종래와 같은 방법은 랜딩 플러그 콘택 형성 전에 유전체 물질을 증착하는 공정을 한 단계로 수행하기 때문에, 충분한 갭 필 마진(gap-fill margin)을 확보하지 못하여 유전체 물질 층 내부에 보이드(void)가 발생한다. 이는 칩(chip) 크기가 축소됨에 따라 활성 영역의 크기 및 콘택 간에 공간이 축소되면서 더욱 심화 된다.

상기 보이드로 인하여, 후속 공정인 랜딩 플러그 콘택을 형성하기 위한 식각 공정 및 랜딩 플러그 폴리 증착 과정 중에 랜딩 플러그 폴리(1) 간에 브리지(bridge)(3)가 형성된다(도 1 참조). 이는 결국, 반도체 소자의 오류(fail)를 다발시켜, 최종 소자 수율이 낮아진다.

이에 본 발명자들은 활발한 연구 결과 고가의 장비 개발 없이도 상기한 종래의 문제점들을 극복할 수 있는 새로운 반도체 소자의 제조 방법을 개발하여 본 발명을 완성하였다.

본 발명은 상기와 같은 종래 반도체 소자 제조 시에 발생한 여러 가지 문제점을 해결하기 위하여 안출된 것으로서, 랜딩 플러그 콘택을 형성하기 위한 층간절연막 형성 공정과 식각 공정을 각각 두 단계로 수행하는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위하여,

본 발명에서는 반도체 소자의 제조 방법에 있어서,

랜딩 플러그 콘택을 형성하기 위한 유전체 물질 증착 공정 및 식각 공정을 각각 두 단계로 진행하는 반도체 소자의 제조 방법을 제공한다.

이때 상기 유전체 물질은 서로 다른 종류의 유전체 물질, 예를 들면 산화막 또는 질화막을 사용하고, 상기 식각 공정은 단축의 크기가 서로 다른 두 종류의 포토레지스트 패턴을 이용하여 수행한다.

즉, 상기 본 발명의 방법은

소자분리영역 형성된 반도체 기판 상부에 워드 라인 패턴을 형성하는 단계;

상기 결과물 전면에 소정 두께의 제1 층간절연막을 형성하는 단계;

제1 포토레지스트 패턴을 식각 마스크로 이용하는 제1 식각 공정을 수행하여 상기 워드 라인 패턴을 각각 분리시키는 트랜치를 형성하는 단계;

상기 결과물 전면에 제2 층간절연막을 형성하는 단계; 및

제2 포토레지스트 패턴을 식각 마스크로 이용하는 제2 식각 공정을 수행하여 상기 트랜치보다 단축 크기가 작은 랜딩 플러그 콘택을 형성하는 단계를 포함하는 반도체 소자의 제조 방법에 관한 것이다.

상기 제2 포토레지스트 패턴의 단축(Y축)은 상기 제1 포토레지스트 패턴의 단축보다 200∼500Å, 바람직하게는 400Å 정도 작기 때문에, 제 2 식각 공정 후에 랜딩 플러그 하단부의 제1 층간절연막 측면에 이와 동일한 두께의 스페이서(spacer)가 추가로 형성된다. 이때, 상기 제2 포토레지스트 패턴과 상기 제1 포토레지스트 패턴의 장축(X축) 크기는 같다.

상기 본 발명의 방법은 형성된 랜딩 플러그 콘택 전면에 폴리 실리콘을 형성한 다음, 에치백이나 화학적 기계적 연마 공정(CMP) 등을 수행하여 랜딩 플러그를 형성하는 후속 공정을 더 포함할 수 있다.

이하, 첨부 도면 2a 내지 도 2h를 이용하여 본 발명을 상세히 설명한다.

도 2a를 참조하면, 소자분리막(23)이 구비된 반도체 기판(21) 상부에 다결정 실리콘막(미도시), 게이트 전극용 도전체층(미도시) 및 하드마스크 질화막(미도시)을 순차적으로 형성한 다음, 상기 결과물에 대한 선택적 식각 공정을 수행하여, 다결정 실리콘 패턴 (미도시), 게이트 전극용 도전체 패턴(미도시) 및 하드마스크 질화막 패턴(미도시)이 순차적으로 형성된 게이트 라인 패턴(미도시)을 형성한다.

이때, 상기 게이트 전극용 도전체층은 도핑 실리콘, 폴리 실리콘, 텅스텐(W), 텅스텐 나이트라이드(WN), 텅스텐 실리사이드(WSi_X), 또는 티타늄 실리사이드(TiSi_X) 등을 이용하여 형성할 수 있다.

상기 게이트 라인(미도시)을 포함한 결과물 전면에 하드마스크 질화막 패턴(미도시)을 형성한 후, 식각하여 게이트 패턴 측면에 질화막 스페이서(미도시)가 형성된 워드라인(25) 패턴을 형성한다.

상기 도 2a의 결과물 전면에 도 2b에 도시한 바와 같이 제1 층간절연막(27)을 형성한다.

이때 상기 제1 층간절연막의 두께는 상기 워드라인(25) 패턴 높이의 1/2∼2/3 만큼의 두께로 형성되기 때문에, 워드라인 패턴 층간절연막을 한번에 증착하는 종래 방법보다 더 우수한 갭 필 마진을 얻을 수 있어 층간절연막 내에 보이드의 유발 가능성을 방지한다.

상기 제1 층간절연막은 산화막을 이용하여 형성한다.

이어서, 상기 결과물 상에 이온 주입 공정을 수행하여 소오스/드레인 영역(미도시)을 형성하고, 그 전면에 제1 포토레지스트막(미도시)을 형성한다. 상기 제1 포토레지스트막(미도시)에 대한 노광 및 현상 공정을 수행하여 도 2c에 도시한 바와 같이 상기 워드 라인(25) 패턴을 각각 분리시키는 랜딩 플러그 콘택이 형성될 영역이 개구된 제1 포토레지스트 패턴(29)을 형성한다.

상기 도 2c의 제1 포토레지스트 패턴(29)을 식각 마스크로 반도체 기판(21)이 노출될 때까지 상기 제1 층간절연막(27)을 식각하여, 도 2d에 도시한 바와 같이 상기 워드라인(25) 패턴을 각각 분리시키면서 상부의 구조물과 전기적으로 연결할 수 있는 T자형 또는 분리된 원형의 트랜치(31)를 형성한다.

상기 도 2d의 결과물 전면에 상기 제1 층간절연막 형성 물질인 산화막보다 스텝 커버리지(step coverage)가 더 우수한 질화막을 이용하여 도 2e에 도시한 바와 같이 제2 층간절연막(33)을 증착한다.

이때 상기 제2 층간절연막은 상기 워드라인 패턴(25)을 전부 매립한다.

이어서, 상기 결과물 전면에 제2 포토레지스트막(미도시)을 형성한 다음, 상기 제2 포토레지스트막(미도시)에 대한 노광 및 현상 공정을 수행하여 도 2f에 도시한 바와 같이 랜딩 플러그 콘택이 형성될 영역이 개구된 제2 포토레지스트 패턴(35)을 형성한다.

이때 상기 제2 포토레지스트 패턴(35)은 상기 제1 포토레지스트 패턴(29)보다 단축(Y축이)이 400Å 정도 작다.

그 다음, 상기 제2 포토레지스트 패턴(35)을 식각 마스크로 이용하는 식각 공정으로 상기 제2 층간절연막(33)의 소정 영역을 식각하여, 도 2g에 도시한 바와 같이 상기 제1 식각 공정에 의해 형성되었던 트랜치(31)보다 단축 크기가 작은 랜딩 플러그 콘택(37)을 형성한다.

즉, 상기 랜딩 플러그 콘택(37)이 형성되는 영역 이외에 후속 공정에 의해 스토리지 노드 콘택(storage node contact)이 형성될 영역(미도시)에는 도 2h에 도시한 바와 같이 2층의 층간절연막 패턴(미도시)이 형성될 뿐만 아니라, 랜딩 플러그 하단부의 제1 층간절연막 측면에 상기 제1 포토레지스트 패턴과 제2 포토레지스트 패턴 크기 차이만큼의 두께를 가지는 스페이서가 형성되므로, 상기 제1 식각 공정에 의해 형성되었던 트랜치(31)보다 단축 크기가 작은 랜딩 플러그 콘택(37)이 형성된다.

전술한 바와 같이, 본 발명에서는 반도체 소자의 랜딩 플러그 콘택을 형성할 때, 두 종류의 층간절연막을 이용한 두 번의 증착 공정을 수행하기 때문에 종래 층간절연막 형성 시에 발생하던 층간절연막 내부의 보이드의 형성이 방지된 우수한 갭 필 마진을 얻을 수 있을 뿐만 아니라, 서로 다른 크기를 가지는 두 종류의 포토레지스트 패턴을 식각 마스크로 이용하는 두 종류의 식각 공정을 수행하기 때문에 랜딩 플러그 콘택 간 발생하는 브리지를 방지할 수 있으므로, 반도체 소자의 오류가 개선되어 최종 소자 수율이 향상한다.

상기와 같이 본 발명의 반도체 소자의 제조 방법에서 두 종류의 층간 절연막을 이용한 두 번의 증착 공정과 두 종류의 포토레지스트를 이용하여 두 번의 식각 공정을 수행함으로써, 층간절연막 내부에서 보이드의 발생을 방지할 수 있고, 랜딩 플러그 콘택 간 브리지를 방지할 수 있으므로 반도체 소자의 오류를 개선하여 최종 소자 수율을 개선할 수 있다.

Claims (7)

1. 반도체 소자의 제조 방법에 있어서,

   랜딩 플러그 콘택을 형성하기 위하여 유전체 물질 증착 공정 및 식각 공정을 각각 두 단계로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
2. 제 1 항에 있어서,

   상기 유전체 물질은 서로 다른 종류의 유전체 물질을 사용하고,

   상기 식각 공정은 장축 크기는 같고, 단축의 크기가 서로 다른 두 종류의 포토레지스트 패턴을 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
3. 소자분리영역 형성된 반도체 기판 상부에 워드 라인 패턴을 형성하는 단계;

   상기 결과물 전면에 소정 두께의 제1 층간절연막을 형성하는 단계;

   제1 포토레지스트 패턴을 식각 마스크로 이용하는 제1 식각 공정을 수행하여 상기 워드 라인 패턴을 각각 분리시키는 트랜치를 형성하는 단계;

   상기 결과물 전면에 제2 층간절연막을 형성하는 단계; 및

   제2 포토레지스트 패턴을 식각 마스크로 이용하는 제2 식각 공정을 수행하여 상기 트랜치보다 단축 크기가 작은 랜딩 플러그 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
4. 제 3 항에 있어서,

   상기 제1 층간절연막은 상기 워드라인 패턴 높이의 1/2∼2/3의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
5. 제 3 항에 있어서,

   상기 제1 층간절연막은 산화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
6. 제 3 항에 있어서,

   상기 제2 층간절연막은 질화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
7. 제 3 항에 있어서,

   상기 제2 포토레지스트 패턴의 단축(Y축)은 상기 제1 포토레지스트 패턴의 단축보다 200∼500Å이 작은 것을 특징으로 하는 반도체 소자의 제조 방법.

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