KR100309619B1 - 스페이서를이용한집적회로형성방법 - Google Patents

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Abstract

집적회로의 제 2 영역의 주입에 영향을 미치지 않고 한 영역에 깊은 접합 주입을 형성하는 효율적인 방법이 개시되었다. 이것은 얕은 접합 디바이스의 갭을 채우기 위해 사용되는 동일한 물질을 가진 깊은 접합 디바이스의 스페이서를 형성하므로써 달성된다.

Description

스페이서를 이용한 집적회로 형성 방법{SPACERS TO BLOCK DEEP JUNCTION IMPLANTS AND SILICIDE FORMATION IN INTEGRATED CIRCUITS}
본 발명은 일반적으로 집적회로에 관한 것으로 더욱 상세히는, 집적회로의 영역에 깊은 접합 주입 및 실리사이드 형성을 차단하도록 스페이서를 사용하여 집적회로를 효율적으로 형성하는 것에 관한 것이다.
집적회로(IC)또는 칩의 제조에서, IC의 여러 영역에서 상충하는 필요조건이 종종 존재한다. 이러한 상충은 제조 프로세스의 복잡성을 증가시켜서, 추가의 프로세스 단계를 필요로 하게 한다.
이 문제는 동적 랜덤 액세스 메모리(DRAM) 또는 병합된 DRAM-논리회로(내장된 DRAM) 칩과 같은 메모리 IC의 상이한 영역에서 상이한 필요조건에 의해 예시될 수 있다. 예컨대, 자기정렬된 실리사이드(살리사이드)를 갖춘 깊은 접합은 일련의 저항을 최소화하기 위한 지원영역 또는 논리영역에서 바람직하다. 그러나, 어떠한 실리사이드도 없는 낮은 주입에 의한 얕은 접합은 접합 누설을 최소화하기 위해 어레이에서 바람직하다.
어레이 및 지원영역 또는 논리영역에서 이러한 상충을 해결하기 위한 종래의 기술은 어레이에서의 깊은 접합 주입 및 실리사이드 형성을 차단하기 위해 추가의 마스킹 단계를 필요로 한다. 이러한 기술은 미가공 처리 시간(RPT;raw process time)과, 제조 프로세스의 복잡성 및 비용을 증가시킨다.
전술한 설명으로부터 명백한 바와 같이, 본 발명은 상이한 칩 영역의 상충 요구를 해결하는 더욱 효율적이고 단순화된 기술을 제공하는 것을 목적으로 한다.
도 1a내지 도 1e는 본 발명의 한 실시예에 따른 IC의 일부분을 제조하는 프로세스를 나타낸 도.
* 도면의 주요부분에 대한 부호의 설명 *
101; 기판 110; 제 1 영역
115,135; 디바이스 117,118; 확산영역
130; 제 2 영역 160; 산화물 층
161; 게이트 층 174; 라이너 층
175; 접합영역 176, 182; 스페이서
178; 레지스트 층 180; 레벨간 유전층
본 발명은 얕은 접합을 갖춘 디바이스에 영향을 미치지 않고 깊은 접합을 갖춘 디바이스의 효율적인 형성에 관한 것이다. 일 실시예에서, 절연영역에 의해 분리되는 적어도 제 1 영역 및 제 2 영역을 포함하는 기판이 제공된다. 상기 제 1 영역은 넓은 갭에 의해 분리되는 제 1 디바이스 특징구조를 포함하며 제 2 영역은 좁은 갭에 의해 분리되는 제 2 디바이스 특징구조를 포함한다. 상기 디바이스의 특징구조의 측부는 유전체 재료로 형성된 스페이서를 포함한다. 레벨간 유전체층은 상기 제 2 영역에서 제 2 디바이스 특징구조 사이의 좁은 갭을 충분히 채울 수 있도록 기판 위에 형성된다. 그 다음에, 제 1 디바이스 특징구조의 측부상의 상기 제 1 스페이서 위에 제 2 스페이서를 남기면서 기판의 표면 및 상기 디바이스 특징구조의 최상부로부터 레벨간 유전체층을 제거하기 위한 에칭이 수행된다. 상기 제 2 디바이스 사이에 좁은 공간을 채우기 위해 사용되는 층을 갖춘 제 2 스페이서의 형성은 상기 제 2 디바이스가 레벨간 유전체층에 의해 보호되기 때문에 추가의 마스킹 단계없이 제 1 디바이스에서 깊은 접합을 형성하기 위한 주입을 가능케 한다. 제 1 디바이스의 접합영역만이 노출되기 때문에, 실리사이드도 추가의 마스킹 단계 없이 형성될 수 있다.
본 발명은 IC의 효율적인 형성방법에 관한 것이다. IC는 예로서, 동적 랜덤 액세스 메모리(DRAM)또는 동기식 DRAM(SDRAM)과 같은 랜덤 액세스 메모리(RAM)를 포함한다. IC는 또한 주문형 특정응용 IC(ASIC), 병합된 DRAM-논리회로(내장된 DRAM) 또는 임의의 기타 논리회로일 수 있다.
전형적으로, 여러개의 IC가 병렬로 웨이퍼상에 형성된다. 프로세스가 종료된 후, 웨이퍼는 IC를 개별 칩으로 분리하기 위해 절단된다. 그후 칩은 패키징되고, 컴퓨터 시스템, 셀룰러 폰, 개인 정보 이동 단말기(PDAs) 및 기타 전자제품과 같은 소비자 제품에 사용되는 최종제품으로 된다.
도 1a에는, 기판(101)의 일부가 도시되어 있다. 이 기판은 예컨대 실리콘 웨이퍼이다. SOI(silicon on insulator) 또는 기타 반도체 재료와 같은 기타 기판도 유용하다. 기판의 주요표면은 중요한 사항은 아니며, (100), (110) 또는 (111)과 같은 임의의 적절한 방향이 중요하다. 기판은 예를들어, 원하는 전기적 특성을 달성하기 위해 소정 전도도를 갖는 도펀트로 저농도 또는 고농도로 도핑될 수 있다.
도시된 바와 같이, 기판은 적어도 제 1 영역(110) 및 제 2 영역(130)으로 된 부분을 포함한다. 상기 영역은 절연영역(150)에 의해 분리된다. 상기 절연영역은 산화물과 같은 유전체 재료를 포함하는 얕은 트렌치 절연(STI;shallow trench isolation) 영역이다. LOCOS와 같은 기타 절연영역도 유용하다.
도시된 바와 같이, 상기 제 2 영역은 DRAM IC의 어레이 영역이다. 일 실시예에서, 어레이 영역은 기판에 형성된 복수의 트렌치 커패시터 셀(도시되지 않음)을 포함한다. STI와 같은 절연영역(도시되지 않음)은 예컨대 트렌치 커패시터를 분리하기 위해 제공된다. 트렌치 커패시터 셀에 대한 설명은 예컨대 본 명세서에 참조문헌으로서 통합된,Bronner에 의한 Proc. VLSI Symp. 1995, p.15에 설명되어 있다, 선택적으로, 스택 커패시터가 어레이 영역에 사용된다. 스택 커패시터는 어레이 디바이스 상부에 형성된다. 상기 제 1 영역은 지원영역 및/또는 논리영역이다.
상기 영역에는 순차적으로 형성되는 디바이스를 위한, n-웰 및 p-웰과 같은 적절한 유형의 도펀트 웰이 구비된다. 추가하여, 상기 디바이스를 위해, 원하는 게이트 임계전압(VT)을 달성하기 위해 상기 VT조정 주입이 수행된다. 상기 웰 형성 및 VT조정 주입은 마스크 층으로서 레지스트를 이용한 이온 주입과 같은 적절한 기술로 달성된다. 적절한 때 자기 정렬 주입도 유용하다.
디바이스의 게이트 스택을 형성하는 여러 층이 기판의 표면 위에 형성된다. 이것은 예컨대, 열 산화에 의해 산화물층(160)을 형성하는 것을 포함한다. 상기 산화물층은 게이트 산화물로서의 역할을 한다.
그후 폴리실리콘(이후엔 폴리라 함)을 포함하는 게이트 층(161)이 게이트 산화물 위에 증착된다. 선택적으로, 상기 게이트 층은 폴리 층 위에 금속 실리사이드 층을 포함하는 폴리사이드와 같은 조성물 층이다. 이 금속 실리사이드 층은 몰리브데늄 실리사이드(MoSix), 탄탈륨 실리사이드(TaSix), 텅스텐 실리사이드(TuSix), 티타늄 실리사이드(TiSix) 또는 코발트 실리사이드(CoSix)와 같은 다양한 금속 실리사이드로 형성될 수 있다. 폴리 또는 폴리사이드 층의 형성은 화학 기상 증착법(CVD)과 같은 종래의 기술을 이용하여 달성된다. 기타 증착 기술도 유용하다. 캡 층(162)은 게이트 층 위에 형성된다. 캡 층은 예컨대, 실리콘 질화물(Si3N4)을 포함한다. 질화물층은 후속 프로세스를 위해 에칭 또는 연마 스톱으로서의 역할을 한다.
도 1b를 참조하면, 게이트 스택 층은 종래의 리소그래픽 및 에칭 기술을 이용하여 패터닝된다. 이러한 기술은 레지스트층을 증착시키는 것과 이것을 노출 소스 및 마스크에 선택적으로 노출시키는 것을 포함한다. 포지티브 레지스트 또는 네거티브 레지스트가 사용되었는 지의 여부에 따라, 노출 또는 노출되지 않은 영역이 현상 동안 제거된다. 레지스트에 의해 보호되지 않은 게이트 스택층의 영역은 제 1 영역에 게이트 스택(115)을 그리고 제 2 영역에 게이트 스택(135)을 생성하는, 반응성 이온 에칭(RIE;reactive ion etching)에 의해 에칭된다.
도시된 바와 같이, 제 2 영역(130)의 게이트 스택(135) 또는 디바이스 특징구조는 이 특징구조를 분리하는 좁은 공간(갭)과 함께, 밀접하게 패킹된다. 전형적으로, 특징구조를 분리하는 좁은 공간(갭)과 특징구조는 최소 특징구조 크기(F) 또는 그라운드룰(GR)과 거의 같은 크기이다. 반대로, 제 1 영역의 게이트(115) 또는 디바이스 특징구조는 넓은 갭을 포함한다.
스페이서(176)는 어레이 접촉부를 게이트로부터 분리시키기 위해 디바이스의 측벽상에 형성된다. 스페이서는 예컨대 Si3N4를 포함한다. 일 실시예에서, 스페이서는 이방성 에칭에 수반되는 화학 기상 증착(CVD)에 의한 SiN4의 컨포멀 증착으로 형성된다. 물론, 실제 DRAM 또는 내장된 DRAM IC는 기타 디바이스를 갖춘 추가 영역을 포함한다. 그러나, 본 발명의 설명을 용이하게 하기 위해, 더 적은 개수의 디바이스를 갖춘 제 1 영역 및 제 2 영역과 함께 설명된다.
블랭킷 이온 주입은 어레이 디바이스의 접합 영역(175)을 형성하도록 수행된다. 게이트의 질화물층과 디바이스 쌍 사이의 절연영역은 주입 마스크로서 역할을 하며 자기정렬된 주입을 가능케 한다. 상기한 바와 같이, 이러한 주입은 접합누설을 감소시키기 위해 적은 주입량으로 얕은 접합을 형성한다. 특정 응용에 좌우되어, 어레이 디바이스와 동일 또는 상이한 도전성을 갖는 소스/드레인 영역을 갖춘 지지 디바이스가 설계될 수 있다. 레지스트 층은 지원영역 또는 논리 영역에서 도펀트의 주입을 방지하기 위해 주입 마스크로서의 역할을 하도록 선택적으로 사용되어 패터닝될 수 있다. 대안 실시예에서, 어레이 접합은 프로세스에서 나중에 형성된다.
도 1c를 참조하면, 기판 및 디바이스를 덮는 레지스트 층(178)이 기판 위에 형성되어 있다. 주입 마스크로서의 역할을 하는 레지스트 층은 그후 지지영역(110)을 노출시키기 위해 패터닝된다. 그후 확대된 주입이 디바이스(115)를 위해 형성된다. 일 실시예에서, As 도펀트 원자가 주입된다. 전형적으로, 확대된 주입 에너지 및 주입량은 각각 10KeV 내지 50KeV와 1014내지 1015원자/㎠ 이다. 스페이서는 게이트 아래의 확산량을 제어한다. 상기 주입 완료시, 레지스트 층은 제거된다.
도 1d에서, 경계없는 접촉부 형성을 위한 에칭 스톱층으로서의 역할을 하는 라이너 층(174)은 기판의 표면 위에 증착된다. 이 라이너 층은 경계없는 접촉부를 에칭하는 동안 저 에칭 속도를 갖는 물질을 포함한다. 상기 라이너 층은 예를들어 CVD Si3N4를 포함한다. 레벨간 유전체층(180)은 그후 기판상에 증착된다. 일 실시예에서, 레벨간 유전체층은 보로포스포실리케이트 유리(BPSG)를 포함한다. 포스포실리케이트 유리(PSG) 또는 보로실리케이트 유리(BSG)를 포함하는, 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리와 같은 기타 레벨간 유전층도 유용하다.
층 두께는 어레이 디바이스 사이의 갭을 충진하기에 충분하다. 어레이 디바이스는 거의 그라운드룰(GR)과 동일한 간격만큼 분리되기 때문에, 레벨간 유전층의 두께는 1/2 x GR 보다 크거나 같다. 상기 유전체층은 예컨대 RIE에 의해 에칭된다. 에칭은 라이너 층 또는 실리콘에 대해 선택적으로 행해진다. 에칭이 라이너 층에 대해 선택적으로 행해진다면, 점선으로 도시된 바와 같이, 라이너 층은 기판의 표면위에 남는다. 라이너 층은 후속하는 이온 주입 프로세스를 위한 스크린으로서의 역할을 한다. 만일 에칭이 실리콘에 대해 선택적으로 행해진다면, 라이너 층은 기판 표면을 노출하도록 제거된다. RIE는 디바이스(115)상에 BPSG 측벽 스페이서(182)를 생성하고 BPSG로 채워진 디바이스(135) 사이에 공간을 남긴다. 상기 측벽 스페이서(182)는 스페이서(176)와 라이너 층(174) 위에 형성된다. 상기한 바와 같이, 스페이서는 게이트 아래의 확산량을 제어한다. 일 실시예에서, BPSG로 어레이내의 갭을 채움으로써, 어레이 영역은 어레이의 유지시간을 열화시킬 수 있는, 지지 디바이스와 관련된 높은 도우즈 주입 처리 및 실리사이드 처리로부터 보호된다.
스페이서(182)의 두께는 레벨간 유전층의 두께에 의해 결정된다. 그것의 두께는 지지 디바이스를 위한 양호한 디바이스 특성을 제공하는 한편 어레이 디바이스 사이에 갭들을 완전히 충진하도록 최적화되어야 한다. 상기한 바와 같이, 최소 두께는 1/2 GR 이다. 상기 유전체층의 두께는 원하는 디바이스 특성을 달성하는 두께를 갖는 스페이서(182)를 제공하도록 증가될 수 있다. 개선된 IC 설계를 위해, 상기 두께는 전형적으로 약 50 nm 내지 100 nm이다. 물론, 이 두께는 설계 파라미터에 따라 변동할 수 있다.
도 1e를 참조하면, 지지 디바이스의 소스 및 드레인 확산 영역(117, 118)의 형성이 완료되도록 도펀트가 주입된다. 주입은 주입 마스크로서의 역할을 하는 레벨간 유전체층 및 어레이 디바이스로 인해 자기정렬된다. 주입 에너지 및 주입량은 깊은 소스 및 드레인 영역을 제공하기에 충분하다. 일 실시예에서, As 도펀트가 주입된다. 전형적으로, 주입 에너지 및 주입량은 각각 20KeV 내지 100KeV와 5x1014원자/㎠ 내지 5x1015원자/㎠ 이다. 물론, 주입 에너지 및 주입량은 예를들어, Si3N4스페이서 및 BPSG의 결합된 두께 및 라이너 층이 존재한다면 라이너 층의 두께에 좌우되어 변동한다.
선택적인 실리사이드 층이 확산영역(117, 118) 위에 형성될 수 있다. 만일 확산영역 위의 질화물 라이너가 스페이서의 형성 동안 제거되지 않았다면, 습식 또는 건식에칭을 이용하여 제거된다. 실리사이드 층은 일 실시예에서, 티타늄 실리사이드(TiSix)를 포함한다. 몰리브데늄 실리사이드(MoSix), 탄탈륨 실리사이드 (TaSix), 텅스텐 실리사이드(TuSix) 또는 코발트 실리사이드(CoSix)를 포함하는 기타 실리사이드도 유용하다. 이 실리사이드 층은 종래의 살리사이드 프로세스에 의해 형성된다. 이러한 살리사이드 프로세스는 예를들어 실리사이드 층을 패터닝시키기 위해 HF 딥, 금속 증착, 어닐링 및 습식에칭을 포함한다. 살리사이드 형성에 대한 설명은 본 명세서에 참조문헌으로 통합된 Colgan에 의한Materials Science and Engineering, Vol. R16 1996 p.43에 제공되어 있다.
그 다음에, 산화물층이 선택적으로 기판상에 형성될 수 있다. 산화물층의 형성은 열 산화 또는 CVD와 같은 다양한 공지된 기술에 의해 달성될 수 있다. 산화물 층은 도핑된 실리케이트 유리가 레벨간 유전체층으로 사용되는 경우 도펀트 장벽으로서 역할을 하도록 충분히 두껍다. 전형적으로, 산화물층은 약 20nm의 두께를 가진다. 그 다음에, 레벨간 유전체층은 기판상에 증착된다. 레벨간 유전체층은 예를들어 BPSG 또는 PSG 를 포함한다. 레벨간 유전체층의 두께는 예를들어 약 500 nm 내지 1000 nm이다. 갭 충진은 더 이상 중요하지 않기 때문에, 도핑되지 않은 실리케이트 유리도 유용하다. 도핑되지 않은 실리케이트 유리의 사용은 산화물 장벽층을 제거할 수 있게 한다.
최종적으로, IC를 형성하기 위한 프로세스가 계속된다. 이러한 프로세스는 평탄화된 표면을 형성하기 위해 레벨간 유전체층을 평탄화하는 단계를 포함한다. 캡층이 평탄화된 레벨간 유전체층 위에 형성된다. 예컨대 확산영역을 노출시키는 접촉 개구부(198)및 도전라인이 형성된다. 몇몇 경우에, 확산영역은 아직 형성되지 않았다. 확산영역을 형성하기 위해, 도펀트가 접촉 개구부를 통해 주입된다. 그후, 상기 개구부 및 도전 라인은 원하는 전기적 접속을 제공하기 위해 도전성 재료로 채워진다. 도전성 재료는 예를들어, 알루미늄 Ti, TiN, W 또는 Cu와 같은 금속성 재료를 포함한다. 몇몇 경우에, 장벽층 또는 라이너 층이 필요할 수 있다. 도전성 물질이 증착된 후, 평탄화된 표면을 형성하기 위해 연마 스톱층으로서 캡 층을 이용하여, 표면이 평탄화된다. 추가의 레벨간 유전체층 및 금속 층은 IC의 프로세스를 완료시키기 위해 형성될 수 있다.
본 발명이 여러 실시예를 참조하여 특정하게 도시되고 설명되었지만, 당업자는 본 발명의 범위로부터 벗어나지 않고 다양한 수정 및 변경이 행해질 수 있음을 인식할 것이다. 따라서 본 발명의 범위는 상기 설명 및 첨부된 특허청구범위와 이와 등가인 전체 범위에 의해 결정되어야 한다.
상기와 같은 본 발명의 구성에 의해 상이한 칩 영역의 상충 요구를 더욱 효율적이고 단순하게 해결함으로써 제조 프로세스의 비용 및 복잡성을 증가시키지 않고 집적회로를 효율적으로 형성할 수 있다.

Claims (1)

  1. 절연 영역에 의해 분리된 적어도 제 1 영역과 제 2 영역을 포함하는 기판을 제공하는 단계를 포함하는데, 상기 제 1 영역은 넓은 갭에 의해 분리된 제 1 디바이스 특징구조를 가지고, 상기 제 2 영역은 좁은 갭에 의해 분리된 제 2 디바이스 특징구조를 가지며, 상기 제 1 및 제 2 디바이스 특징구조의 측부는 유전체 재료로 형성된 제 1 스페이서를 가지며; 상기 제 2 영역의 제 2 디바이스 특징구조 사이에 있는 좁은 갭을 충진하기 위해 레벨간 유전체층을 증착시키는 단계; 상기 제 1 스페이서 위의 상기 제 1 디바이스 특징구조의 측부에 제 2 스페이서가 형성되고 또한 상기 레벨간 유전체층으로 충진된 상기 제 1 영역에 좁은 공간을 남기면서 넓은 공간으로 된 최상부상의 상기 레벨간 유전체층이 제거되도록, 상기 레벨간 유전체층을 에칭시키는 단계; 및 상기 제 1 디바이스 특징구조를 위한 깊은 접합을 형성하도록 도펀트를 주입시키는 단계를 포함하며, 상기 제 1 디바이스 특징구조의 제 2 스페이서를 형성하는데 사용된 상기 레벨간 유전체층은 상기 도펀트 주입에 의한 영향으로부터 상기 제 2 영역을 보호하는 것을 특징으로 하는 집적회로(IC)를 형성하는 방법.
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