JPH11317527A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11317527A JPH11317527A JP10123303A JP12330398A JPH11317527A JP H11317527 A JPH11317527 A JP H11317527A JP 10123303 A JP10123303 A JP 10123303A JP 12330398 A JP12330398 A JP 12330398A JP H11317527 A JPH11317527 A JP H11317527A
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- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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- H01L29/78651—Silicon transistors
- H01L29/78654—Monocrystalline silicon transistors
Abstract
(57)【要約】
【課題】 シリサイドプロテクション用ＳｉＯ2膜を形
成する際に、ＳＯＩ層までがエッチングされてしまうこ
とを防止する。 【解決手段】 ゲート電極６とサイドウォール５とを被
覆するように、ＳＯＩ層３上に第１絶縁膜８１と第２絶
縁膜８２とを順次に積層し、それぞれのエッチング選択
比を変えて（第２絶縁膜８２のエッチング率の方を小さ
くする）、両膜８１，８２をドライエッチングする。こ
の後、露出する第１絶縁膜８１の部分をウエットエッチ
ングにより除去する。これにより、シリサイドプロテク
ション部８はＳＯＩ層３の平坦表面３Ｓ上にのみ形成さ
れ、シリサイド層７１，７２をｎ+層１２，１３内に形
成できる。
成する際に、ＳＯＩ層までがエッチングされてしまうこ
とを防止する。 【解決手段】 ゲート電極６とサイドウォール５とを被
覆するように、ＳＯＩ層３上に第１絶縁膜８１と第２絶
縁膜８２とを順次に積層し、それぞれのエッチング選択
比を変えて（第２絶縁膜８２のエッチング率の方を小さ
くする）、両膜８１，８２をドライエッチングする。こ
の後、露出する第１絶縁膜８１の部分をウエットエッチ
ングにより除去する。これにより、シリサイドプロテク
ション部８はＳＯＩ層３の平坦表面３Ｓ上にのみ形成さ
れ、シリサイド層７１，７２をｎ+層１２，１３内に形
成できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものであり、特にＬＳＩにおける入
力保護回路の特性向上の技術に関する。
の製造方法に関するものであり、特にＬＳＩにおける入
力保護回路の特性向上の技術に関する。
【０００２】
【従来の技術】ＭＯＳ型ＦＥＴにおいて、ソース／ドレ
イン領域に印加される入力信号の電圧振幅の変動に対す
る耐力を強めるための入力保護回路の有効な方法として
は、シリサイドプロテクションを形成する方法が知られ
ている。この方法は、例えば図３３に示すように、ゲー
ト電極とサイドウォールとをまたぐようにＳｉＯ2膜を
形成し、その後にＳｉＯ2膜で被覆されていないｎ+型層
の表面部分をシリサイド化することで、ゲート電極近傍
のソース／ドレイン領域をシリサイド化させずに同領域
の抵抗を高抵抗にすることができる。
イン領域に印加される入力信号の電圧振幅の変動に対す
る耐力を強めるための入力保護回路の有効な方法として
は、シリサイドプロテクションを形成する方法が知られ
ている。この方法は、例えば図３３に示すように、ゲー
ト電極とサイドウォールとをまたぐようにＳｉＯ2膜を
形成し、その後にＳｉＯ2膜で被覆されていないｎ+型層
の表面部分をシリサイド化することで、ゲート電極近傍
のソース／ドレイン領域をシリサイド化させずに同領域
の抵抗を高抵抗にすることができる。
【０００３】
【発明が解決しようとする課題】しかし、Silicon On I
nsulator(ＳＯＩ）を用いたＭＯＳ構造では、ＳＯＩ層
自体が非常に薄いために（例えば、その膜厚は１０００
オングストローム程度）、シリサイドプロテクション用
のＳｉＯ2膜を形成するためのエッチング工程におい
て、ＳＯＩ層までもがエッチングされてしまう可能性が
ある。もしＳＯＩ層までもがエッチングされてしまう
と、段差部分のためにＳＯＩ層の膜厚が部分的に薄くな
っているので、ＳＯＩ層の表面よりＳＯＩ層内部にのみ
本来形成すべきシリサイド層が、ＳＯＩ層と埋め込み酸
化膜との界面にまで到達してしまい、リース電流の発生
という問題や、シリサイド層のはがれという問題が生じ
うる。
nsulator(ＳＯＩ）を用いたＭＯＳ構造では、ＳＯＩ層
自体が非常に薄いために（例えば、その膜厚は１０００
オングストローム程度）、シリサイドプロテクション用
のＳｉＯ2膜を形成するためのエッチング工程におい
て、ＳＯＩ層までもがエッチングされてしまう可能性が
ある。もしＳＯＩ層までもがエッチングされてしまう
と、段差部分のためにＳＯＩ層の膜厚が部分的に薄くな
っているので、ＳＯＩ層の表面よりＳＯＩ層内部にのみ
本来形成すべきシリサイド層が、ＳＯＩ層と埋め込み酸
化膜との界面にまで到達してしまい、リース電流の発生
という問題や、シリサイド層のはがれという問題が生じ
うる。
【０００４】この点を、以下に、縦断面工程図である図
２９〜図３５を参照しつつ詳述する。
２９〜図３５を参照しつつ詳述する。
【０００５】ゲート電極近傍のソース／ドレイン領域を
ＳｉＯ2膜で被覆して当該領域がシリサイド化しないよ
うにするためには、通常、図２９〜図３３に示す一連の
プロセスを行う。即ち、図２９に示すようにゲート電極
及びソース／ドレイン領域の形成を行い、図３０に示す
ようにＳｉＯ2膜を蒸着する。次に、図３１に示すよう
に、シリサイドプロテクション部となるべきＳｉＯ2膜
の部分上にレジストを形成し、図３２に示すように、ド
ライエッチングを行ってシリサイドプロテクション部を
なすＳｉＯ2膜を形成し、その後、不要となったレジス
トの除去を行う。その後、図３３に示すように、シリコ
ン層を形成する。
ＳｉＯ2膜で被覆して当該領域がシリサイド化しないよ
うにするためには、通常、図２９〜図３３に示す一連の
プロセスを行う。即ち、図２９に示すようにゲート電極
及びソース／ドレイン領域の形成を行い、図３０に示す
ようにＳｉＯ2膜を蒸着する。次に、図３１に示すよう
に、シリサイドプロテクション部となるべきＳｉＯ2膜
の部分上にレジストを形成し、図３２に示すように、ド
ライエッチングを行ってシリサイドプロテクション部を
なすＳｉＯ2膜を形成し、その後、不要となったレジス
トの除去を行う。その後、図３３に示すように、シリコ
ン層を形成する。
【０００６】しかし、ＳＯＩ層としてのＳｉ層は１００
０オングストローム程度と非常に薄いため、ドライエッ
チング時にＳｉ層までもがエッチングされてしまい、図
３４に示すような段差構造がＳｉ層の表面に局所的に生
じてしまう場合がある。このような状態において、被覆
されていないソース／ドレイン領域の所定部分のシリサ
イド化を行うと、図３５に示すような、埋込酸化膜とシ
リサイド層とが接触してしまうという状態が生ずる。そ
して、このような状態になると、シリサイド層と埋込酸
化膜との付着強度が弱いために、その後のプロセスで加
わる熱応力いかんによってはシリサイド層が剥離してし
まうという事態が生じうる。又、シリサイド層が剥離し
なかったとしても、埋込酸化膜を介して両シリサイド層
間でリーク電流が生じうることとなるので、トランジス
タ動作に誤動作が生じる等、トランジスタ特性に及ぼす
影響が無視しえなくなるという事態も生ずる。
０オングストローム程度と非常に薄いため、ドライエッ
チング時にＳｉ層までもがエッチングされてしまい、図
３４に示すような段差構造がＳｉ層の表面に局所的に生
じてしまう場合がある。このような状態において、被覆
されていないソース／ドレイン領域の所定部分のシリサ
イド化を行うと、図３５に示すような、埋込酸化膜とシ
リサイド層とが接触してしまうという状態が生ずる。そ
して、このような状態になると、シリサイド層と埋込酸
化膜との付着強度が弱いために、その後のプロセスで加
わる熱応力いかんによってはシリサイド層が剥離してし
まうという事態が生じうる。又、シリサイド層が剥離し
なかったとしても、埋込酸化膜を介して両シリサイド層
間でリーク電流が生じうることとなるので、トランジス
タ動作に誤動作が生じる等、トランジスタ特性に及ぼす
影響が無視しえなくなるという事態も生ずる。
【０００７】この点、特開昭６４−２０６６３号公報に
は、ＭＯＳトランジスタのゲート電極のサイドウォール
を形成するためのドライエッチング時において、エッチ
ングストッパー膜としてのＳｉＮ膜を予め半導体層の表
面上に形成して当該ＳｉＮ膜でゲート電極とゲート絶縁
膜の両側面を被覆し、その後、当該ＳｉＮ膜を被覆する
ようにサイドウォールを形成するという技術が開示され
てはいる。しかしながら、当該先行技術は、本質的に、
ＳｉＮ膜とＳｉＯ2膜との二層構造で以てサイドウォー
ル自体を構成することを提案するにすぎないため、本発
明における上記の課題を有効に解決するための提案とは
なり得ない。
は、ＭＯＳトランジスタのゲート電極のサイドウォール
を形成するためのドライエッチング時において、エッチ
ングストッパー膜としてのＳｉＮ膜を予め半導体層の表
面上に形成して当該ＳｉＮ膜でゲート電極とゲート絶縁
膜の両側面を被覆し、その後、当該ＳｉＮ膜を被覆する
ようにサイドウォールを形成するという技術が開示され
てはいる。しかしながら、当該先行技術は、本質的に、
ＳｉＮ膜とＳｉＯ2膜との二層構造で以てサイドウォー
ル自体を構成することを提案するにすぎないため、本発
明における上記の課題を有効に解決するための提案とは
なり得ない。
【０００８】本発明はかかる問題点を克服すべくなされ
たものであり、ＭＯＳ構造においてシリサイド層を形成
すべき半導体層の表面領域とシリサイドプロテクション
部を形成すべき半導体層の表面領域とが同一の平坦な一
表面として形成される半導体装置及びその製造方法を提
供することを目的とする。
たものであり、ＭＯＳ構造においてシリサイド層を形成
すべき半導体層の表面領域とシリサイドプロテクション
部を形成すべき半導体層の表面領域とが同一の平坦な一
表面として形成される半導体装置及びその製造方法を提
供することを目的とする。
【０００９】
【課題を解決するための手段】請求項１に係る発明は、
下地層と、前記下地層の表面上に設けられた半導体層
と、前記半導体層の平坦表面内に於ける第１領域上に設
けられたゲート絶縁膜と、前記ゲート絶縁膜の表面上に
設けられたゲート電極と、前記半導体層の前記平坦表面
内に於ける、前記第１領域に隣接する第２及び第３領域
上に設けられており、前記ゲート絶縁膜の側面と前記ゲ
ート電極の側面とを被覆するサイドウォールと、前記半
導体層の前記平坦表面内に於ける、前記第２及び第３領
域にそれぞれ隣接する第４及び第５領域上と、前記サイ
ドウォールの表面上と、前記ゲート電極の表面上とに設
けられた第１絶縁膜と、前記第１絶縁膜の表面上に設け
られた、前記第１絶縁膜とは異質の第２絶縁膜と、前記
第１領域の中央部分より前記半導体層内部にわたって設
けられた第１導電型の第１不純物層と、前記第１領域の
一方の周縁部分と、前記第２領域と、前記第４領域と、
前記半導体層の前記平坦表面内に於ける、前記第４領域
に隣接する外側の第６領域とから前記半導体層内部にわ
たって設けられた、前記第１不純物層に隣接する、第２
導電型の第２不純物層と、前記第１領域の他方の周縁部
分と、前記第３領域と、前記第５領域と、前記第５領域
に隣接する外側の第７領域とから前記半導体層内部にわ
たって設けられた、前記第１不純物層に隣接する、前記
第２導電型の第３不純物層と、前記第６領域上と前記第
６領域の直下に位置する前記第２不純物層内部に設けら
れており、その底面は前記第２不純物層内に位置する第
１シリサイド層と、前記第７領域上と前記第７領域の直
下に位置する前記第３不純物層内部に設けられており、
その底面は前記第３不純物層内に位置する第２シリサイ
ド層とを備えることを特徴とする。
下地層と、前記下地層の表面上に設けられた半導体層
と、前記半導体層の平坦表面内に於ける第１領域上に設
けられたゲート絶縁膜と、前記ゲート絶縁膜の表面上に
設けられたゲート電極と、前記半導体層の前記平坦表面
内に於ける、前記第１領域に隣接する第２及び第３領域
上に設けられており、前記ゲート絶縁膜の側面と前記ゲ
ート電極の側面とを被覆するサイドウォールと、前記半
導体層の前記平坦表面内に於ける、前記第２及び第３領
域にそれぞれ隣接する第４及び第５領域上と、前記サイ
ドウォールの表面上と、前記ゲート電極の表面上とに設
けられた第１絶縁膜と、前記第１絶縁膜の表面上に設け
られた、前記第１絶縁膜とは異質の第２絶縁膜と、前記
第１領域の中央部分より前記半導体層内部にわたって設
けられた第１導電型の第１不純物層と、前記第１領域の
一方の周縁部分と、前記第２領域と、前記第４領域と、
前記半導体層の前記平坦表面内に於ける、前記第４領域
に隣接する外側の第６領域とから前記半導体層内部にわ
たって設けられた、前記第１不純物層に隣接する、第２
導電型の第２不純物層と、前記第１領域の他方の周縁部
分と、前記第３領域と、前記第５領域と、前記第５領域
に隣接する外側の第７領域とから前記半導体層内部にわ
たって設けられた、前記第１不純物層に隣接する、前記
第２導電型の第３不純物層と、前記第６領域上と前記第
６領域の直下に位置する前記第２不純物層内部に設けら
れており、その底面は前記第２不純物層内に位置する第
１シリサイド層と、前記第７領域上と前記第７領域の直
下に位置する前記第３不純物層内部に設けられており、
その底面は前記第３不純物層内に位置する第２シリサイ
ド層とを備えることを特徴とする。
【００１０】請求項２に係る発明は、請求項１記載の半
導体装置において、前記第２絶縁膜の表面上に設けられ
た第３絶縁膜を更に備えることを特徴とする。
導体装置において、前記第２絶縁膜の表面上に設けられ
た第３絶縁膜を更に備えることを特徴とする。
【００１１】請求項３に係る発明は、請求項２記載の半
導体装置において、前記第１絶縁膜と前記第３絶縁膜と
は同質であることを特徴とする。
導体装置において、前記第１絶縁膜と前記第３絶縁膜と
は同質であることを特徴とする。
【００１２】請求項４に係る発明は、請求項１乃至３の
何れかに記載の半導体装置において、前記第１絶縁膜は
ＳｉＯ2膜又はＳｉＮ膜であることを特徴とする。
何れかに記載の半導体装置において、前記第１絶縁膜は
ＳｉＯ2膜又はＳｉＮ膜であることを特徴とする。
【００１３】請求項５に係る発明は、半導体層と、前記
半導体層の表面上に形成されたゲート絶縁膜と、前記ゲ
ート絶縁膜の表面上に形成されたゲート電極と、前記ゲ
ート絶縁膜の側面と前記ゲート電極の側面とを被覆する
ために前記半導体層の前記表面上に形成されたサイドウ
ォールと、前記サイドウォールの表面上と前記ゲート電
極の表面上とを被覆するために、ドライエッチングを用
いて前記半導体層の前記表面上に順次に形成された第１
及び第２絶縁層とを備え、前記ドライエッチングにおい
て、前記第２絶縁層のエッチングレートは前記第１絶縁
層のエッチングレートよりも大きく設定されていること
を特徴とする。
半導体層の表面上に形成されたゲート絶縁膜と、前記ゲ
ート絶縁膜の表面上に形成されたゲート電極と、前記ゲ
ート絶縁膜の側面と前記ゲート電極の側面とを被覆する
ために前記半導体層の前記表面上に形成されたサイドウ
ォールと、前記サイドウォールの表面上と前記ゲート電
極の表面上とを被覆するために、ドライエッチングを用
いて前記半導体層の前記表面上に順次に形成された第１
及び第２絶縁層とを備え、前記ドライエッチングにおい
て、前記第２絶縁層のエッチングレートは前記第１絶縁
層のエッチングレートよりも大きく設定されていること
を特徴とする。
【００１４】請求項６に係る発明は、請求項５記載の半
導体装置において、前記ドライエッチング後に前記第２
絶縁層によって被覆されていない前記第１絶縁層の部分
はウエットエッチングによって除去されることを特徴と
する。
導体装置において、前記ドライエッチング後に前記第２
絶縁層によって被覆されていない前記第１絶縁層の部分
はウエットエッチングによって除去されることを特徴と
する。
【００１５】請求項７に係る発明は、請求項６記載の半
導体装置において、前記第１絶縁層は互いに異質な第１
及び第２絶縁膜を備え、前記第２絶縁層の前記エッチン
グレートは前記第２絶縁層に隣接する前記第２絶縁膜の
エッチングレートよりも大きく設定されていることを特
徴とする。
導体装置において、前記第１絶縁層は互いに異質な第１
及び第２絶縁膜を備え、前記第２絶縁層の前記エッチン
グレートは前記第２絶縁層に隣接する前記第２絶縁膜の
エッチングレートよりも大きく設定されていることを特
徴とする。
【００１６】請求項８に係る発明は、（ａ）半導体層
と、前記半導体層の表面上に形成されたゲート絶縁膜
と、前記ゲート絶縁膜の表面上に形成されたゲート電極
と、前記ゲート絶縁膜の側面と前記ゲート電極の側面と
を被覆するために前記半導体層の前記表面上に形成され
たサイドウォールとを準備する工程と、（ｂ）前記サイ
ドウォールの表面上と前記ゲート電極の表面上と露出し
ている前記半導体層の前記表面上とに第１絶縁層を形成
する工程と、（ｃ）前記第１絶縁層の表面上に第２絶縁
層を形成する工程と、（ｄ）前記半導体層の前記表面内
において前記サイドウォールが形成されている領域を取
り囲む所定範囲内の表面領域の上方に位置するように、
前記第２絶縁層の表面上にレジスト層をパターニングす
る工程と、（ｅ）前記第２絶縁層のエッチングレートを
前記第１絶縁層のエッチングレートよりも大きく設定し
たドライエッチングによって、前記第２及び第１絶縁層
をエッチングする工程と、（ｆ）前記ドライエッチング
後に露出している、前記第２絶縁層によって被覆されて
いない前記第１絶縁層の部分をウエットエッチングによ
ってエッチングして除去する工程と、（ｇ）前記レジス
ト層を除去する工程とを備えることを特徴とする。
と、前記半導体層の表面上に形成されたゲート絶縁膜
と、前記ゲート絶縁膜の表面上に形成されたゲート電極
と、前記ゲート絶縁膜の側面と前記ゲート電極の側面と
を被覆するために前記半導体層の前記表面上に形成され
たサイドウォールとを準備する工程と、（ｂ）前記サイ
ドウォールの表面上と前記ゲート電極の表面上と露出し
ている前記半導体層の前記表面上とに第１絶縁層を形成
する工程と、（ｃ）前記第１絶縁層の表面上に第２絶縁
層を形成する工程と、（ｄ）前記半導体層の前記表面内
において前記サイドウォールが形成されている領域を取
り囲む所定範囲内の表面領域の上方に位置するように、
前記第２絶縁層の表面上にレジスト層をパターニングす
る工程と、（ｅ）前記第２絶縁層のエッチングレートを
前記第１絶縁層のエッチングレートよりも大きく設定し
たドライエッチングによって、前記第２及び第１絶縁層
をエッチングする工程と、（ｆ）前記ドライエッチング
後に露出している、前記第２絶縁層によって被覆されて
いない前記第１絶縁層の部分をウエットエッチングによ
ってエッチングして除去する工程と、（ｇ）前記レジス
ト層を除去する工程とを備えることを特徴とする。
【００１７】請求項９に係る発明は、請求項８記載の半
導体装置の製造方法において、前記第１絶縁層は第１絶
縁膜と第２絶縁膜とを備えており、前記第２絶縁層の前
記エッチングレートは前記第２絶縁膜のエッチングレー
トよりも大きく設定されており、前記工程（ｂ）は、
（ｂ−１）前記半導体層の前記表面上に前記第２絶縁層
と同質の前記第１絶縁膜を形成する工程と、（ｂ−２）
前記第１絶縁膜の表面上に前記第２絶縁層とは異質の前
記第２絶縁膜を形成する工程とを備え、前記工程（ｆ）
は、（ｆ−１）前記ドライエッチング後に露出している
前記第２絶縁膜の部分を第１ウエットエッチングによっ
て除去する工程と、（ｆ−２）前記第１ウエットエッチ
ング後に露出している前記第１絶縁膜の部分を第２ウエ
ットエッチングによって除去する工程とを備えることを
特徴とする。
導体装置の製造方法において、前記第１絶縁層は第１絶
縁膜と第２絶縁膜とを備えており、前記第２絶縁層の前
記エッチングレートは前記第２絶縁膜のエッチングレー
トよりも大きく設定されており、前記工程（ｂ）は、
（ｂ−１）前記半導体層の前記表面上に前記第２絶縁層
と同質の前記第１絶縁膜を形成する工程と、（ｂ−２）
前記第１絶縁膜の表面上に前記第２絶縁層とは異質の前
記第２絶縁膜を形成する工程とを備え、前記工程（ｆ）
は、（ｆ−１）前記ドライエッチング後に露出している
前記第２絶縁膜の部分を第１ウエットエッチングによっ
て除去する工程と、（ｆ−２）前記第１ウエットエッチ
ング後に露出している前記第１絶縁膜の部分を第２ウエ
ットエッチングによって除去する工程とを備えることを
特徴とする。
【００１８】請求項１０に係る発明は、請求項９記載の
半導体装置の製造方法において、前記第２絶縁膜はＳｉ
Ｏ2膜又はＳｉＮ膜であることを特徴とする。
半導体装置の製造方法において、前記第２絶縁膜はＳｉ
Ｏ2膜又はＳｉＮ膜であることを特徴とする。
【００１９】請求項１１に係る発明は、ゲート絶縁膜
と、ゲート電極と、前記ゲート絶縁膜及びゲート電極の
側面を被覆するサイドウォールとを被覆するシリサイド
プロテクション部を有する半導体装置であって、前記シ
リサイドプロテクション部を複数の絶縁膜から成る層状
構造としたことを特徴とする。
と、ゲート電極と、前記ゲート絶縁膜及びゲート電極の
側面を被覆するサイドウォールとを被覆するシリサイド
プロテクション部を有する半導体装置であって、前記シ
リサイドプロテクション部を複数の絶縁膜から成る層状
構造としたことを特徴とする。
【００２０】
【発明の実施の形態】（実施の形態１）図１は、本発明
の半導体装置の一例であるＳＯＩ層上に形成したＭＯＳ
ＦＥＴの構造を示す縦断面図であり、図２は図１のＭＯ
ＳＦＥＴの平面図である。両図１，２より理解される通
り、図１は、図２に示すＩ−ＩＩ線に関する縦断面図に
該当している。
の半導体装置の一例であるＳＯＩ層上に形成したＭＯＳ
ＦＥＴの構造を示す縦断面図であり、図２は図１のＭＯ
ＳＦＥＴの平面図である。両図１，２より理解される通
り、図１は、図２に示すＩ−ＩＩ線に関する縦断面図に
該当している。
【００２１】両図１，２において、参照符号１，２，３
は、それぞれ、Ｓｉ単結晶ウエハ、埋込酸化膜（ＢＯ
Ｘ）である下地層、下地層２の表面２Ｓ上に形成された
ＳＯＩ（Slicon On Insulator）層ないしは半導体層で
ある。このように、本実施の形態では、いわゆるＳＩＭ
ＯＸ法によってＳＯＩ層３を形成している。即ち、Ｓｉ
単結晶ウエハの表面より同ウエハ内に酸素原子を注入
し、その後、同ウエハを所定温度でアニールすることに
より、注入した酸素原子を表面近傍より同ウエハ内部へ
と拡散させることで、同ウエハ内に数千オングストロー
ムの厚みのＳｉＯ2膜を形成している。この結果、埋込
酸化膜２の表面２ＳとＳｉ単結晶ウエハ１の表面３Ｓと
の間に、約１０００オングストロームの厚みの半導体層
としてのＳＯＩ層３が形成される。
は、それぞれ、Ｓｉ単結晶ウエハ、埋込酸化膜（ＢＯ
Ｘ）である下地層、下地層２の表面２Ｓ上に形成された
ＳＯＩ（Slicon On Insulator）層ないしは半導体層で
ある。このように、本実施の形態では、いわゆるＳＩＭ
ＯＸ法によってＳＯＩ層３を形成している。即ち、Ｓｉ
単結晶ウエハの表面より同ウエハ内に酸素原子を注入
し、その後、同ウエハを所定温度でアニールすることに
より、注入した酸素原子を表面近傍より同ウエハ内部へ
と拡散させることで、同ウエハ内に数千オングストロー
ムの厚みのＳｉＯ2膜を形成している。この結果、埋込
酸化膜２の表面２ＳとＳｉ単結晶ウエハ１の表面３Ｓと
の間に、約１０００オングストロームの厚みの半導体層
としてのＳＯＩ層３が形成される。
【００２２】又、ＳＯＩ層３の平坦な表面３Ｓ上及びＳ
ＯＩ層３内部には、ＭＯＳＦＥＴが設けられている。即
ち、均一に平坦な表面３Ｓ内の第１領域Ｒ１（この領域
Ｒ１の大部分を占める中央部分Ｒ１Ｃ（周縁部分を除
く）は後述するｐ-層９の表面領域にあたる）上にはゲ
ート絶縁膜４が形成され、同膜４の表面４Ｓ上には更に
ポリシリコン等からなるゲート電極ないしは制御電極６
が形成されている。そして、ゲート電極６の側面６Ｗと
ゲート絶縁膜４の側面４Ｗとを被覆するように、平坦表
面３Ｓ内の第１領域Ｒ１に隣接する第２領域Ｒ２及び第
３領域Ｒ３上に、並びに図２に示す、ｐ-層９が形成さ
れていない領域Ｒ８，Ｒ９上に、サイドウォール５が形
成されている。又、平坦表面３Ｓの第１領域Ｒ１の中央
部分Ｒ１Ｃからその直下の埋込酸化膜２の表面２Ｓに至
るまでのＳＯＩ層３内部に、比較的低濃度の第１導電型
（ｐ型）の第１不純物を有する第１不純物層（ｐ-層）
９が形成されており、この第１不純物層９に隣接するよ
うに、平坦表面３Ｓ内の各領域、即ち、上記中央部分Ｒ
１Ｃに隣接する第１領域Ｒ１の一方の周縁部分ＲＳ１、
第２領域Ｒ２、同領域Ｒ２に隣接する平坦表面３Ｓの外
側の第４領域Ｒ４及び同領域Ｒ４に隣接する平坦表面３
Ｓの外側の第６領域Ｒ６から埋込酸化膜２の表面２Ｓに
至るまで、第２導電型（ｎ型）の第２不純物を有する第
２不純物層（例えばソース領域）１０が形成されてい
る。
ＯＩ層３内部には、ＭＯＳＦＥＴが設けられている。即
ち、均一に平坦な表面３Ｓ内の第１領域Ｒ１（この領域
Ｒ１の大部分を占める中央部分Ｒ１Ｃ（周縁部分を除
く）は後述するｐ-層９の表面領域にあたる）上にはゲ
ート絶縁膜４が形成され、同膜４の表面４Ｓ上には更に
ポリシリコン等からなるゲート電極ないしは制御電極６
が形成されている。そして、ゲート電極６の側面６Ｗと
ゲート絶縁膜４の側面４Ｗとを被覆するように、平坦表
面３Ｓ内の第１領域Ｒ１に隣接する第２領域Ｒ２及び第
３領域Ｒ３上に、並びに図２に示す、ｐ-層９が形成さ
れていない領域Ｒ８，Ｒ９上に、サイドウォール５が形
成されている。又、平坦表面３Ｓの第１領域Ｒ１の中央
部分Ｒ１Ｃからその直下の埋込酸化膜２の表面２Ｓに至
るまでのＳＯＩ層３内部に、比較的低濃度の第１導電型
（ｐ型）の第１不純物を有する第１不純物層（ｐ-層）
９が形成されており、この第１不純物層９に隣接するよ
うに、平坦表面３Ｓ内の各領域、即ち、上記中央部分Ｒ
１Ｃに隣接する第１領域Ｒ１の一方の周縁部分ＲＳ１、
第２領域Ｒ２、同領域Ｒ２に隣接する平坦表面３Ｓの外
側の第４領域Ｒ４及び同領域Ｒ４に隣接する平坦表面３
Ｓの外側の第６領域Ｒ６から埋込酸化膜２の表面２Ｓに
至るまで、第２導電型（ｎ型）の第２不純物を有する第
２不純物層（例えばソース領域）１０が形成されてい
る。
【００２３】そして、この第２不純物層１０は、第１
領域Ｒ１の上記一方の周縁部分ＲＳ１及びサイドウォー
ル５との界面をなす第２領域Ｒ２の一部Ｒ２１より、同
層１０の内部にかけて形成される、比較的低濃度の第２
不純物を有するｎ-層１４と、第２領域Ｒ２の他部
（一部Ｒ２１の外側隣接部分に該当）及び当該他部に隣
接する平坦表面３Ｓの第４領域Ｒ４より、同層１０の内
部へ向けて形成される比較的高濃度の、第２不純物を有
するｎ+層１２とから成る。更に、第１不純物層９を上
記第２不純物層１０との間で挟み込むように、第２導電
型の第２不純物を含む第３不純物層（例えばドレイン領
域）１１が、平坦表面３Ｓ内の各領域、即ち、中央部分
Ｒ１Ｃに隣接する第１領域Ｒ１の他方の周縁部分と、第
３領域Ｒ３と、同領域Ｒ３に隣接する外側の第５領域
と、同領域Ｒ５に隣接する外側の第７領域Ｒ７とから、
埋込酸化膜２の表面２Ｓに至るまでのＳＯＩ層３内部
に、形成されている。尚、記号ＲＳ２は、中央部分Ｒ１
Ｃに隣接する他方の周縁部分である。
領域Ｒ１の上記一方の周縁部分ＲＳ１及びサイドウォー
ル５との界面をなす第２領域Ｒ２の一部Ｒ２１より、同
層１０の内部にかけて形成される、比較的低濃度の第２
不純物を有するｎ-層１４と、第２領域Ｒ２の他部
（一部Ｒ２１の外側隣接部分に該当）及び当該他部に隣
接する平坦表面３Ｓの第４領域Ｒ４より、同層１０の内
部へ向けて形成される比較的高濃度の、第２不純物を有
するｎ+層１２とから成る。更に、第１不純物層９を上
記第２不純物層１０との間で挟み込むように、第２導電
型の第２不純物を含む第３不純物層（例えばドレイン領
域）１１が、平坦表面３Ｓ内の各領域、即ち、中央部分
Ｒ１Ｃに隣接する第１領域Ｒ１の他方の周縁部分と、第
３領域Ｒ３と、同領域Ｒ３に隣接する外側の第５領域
と、同領域Ｒ５に隣接する外側の第７領域Ｒ７とから、
埋込酸化膜２の表面２Ｓに至るまでのＳＯＩ層３内部
に、形成されている。尚、記号ＲＳ２は、中央部分Ｒ１
Ｃに隣接する他方の周縁部分である。
【００２４】そして、ゲート電極６及びサイドウォール
５を被覆するように、複数の層から成るシリサイドプロ
テクション部８が平坦表面３Ｓ上に積層形成されてい
る。即ち、段差部の全くない平坦表面３Ｓの第４領域Ｒ
４上、第５領域Ｒ５上、サイドウォール５の表面５Ｗ上
及びゲート電極６の表面６Ｓ上に、第１絶縁膜８１が形
成されており、更に同膜８１の表面８１Ｓ上に、同表面
８１Ｓを被覆するように、異質な材質から成る第２絶縁
膜８２が形成されている。このように、複数の絶縁膜か
ら成る積層状のシリサイドプロテクション部８は、後述
するシリサイド層で被覆されることのない、平坦表面３
Ｓの各領域Ｒ１〜Ｒ５を全て被覆しており、同部８は、
第２及び第３不純物層１０，１１におけるｎ+層１２，
１３内の領域Ｒ４，Ｒ５直下の高抵抗部１６，１７内に
は全く及んでいない。従って、ｎ+層１２，１３の上記
高抵抗部１６，１７の厚みはＳＯＩ層３内の他の層９，
１４，１５と同一であり、図１に示す厚みｄ１として与
えられる。
５を被覆するように、複数の層から成るシリサイドプロ
テクション部８が平坦表面３Ｓ上に積層形成されてい
る。即ち、段差部の全くない平坦表面３Ｓの第４領域Ｒ
４上、第５領域Ｒ５上、サイドウォール５の表面５Ｗ上
及びゲート電極６の表面６Ｓ上に、第１絶縁膜８１が形
成されており、更に同膜８１の表面８１Ｓ上に、同表面
８１Ｓを被覆するように、異質な材質から成る第２絶縁
膜８２が形成されている。このように、複数の絶縁膜か
ら成る積層状のシリサイドプロテクション部８は、後述
するシリサイド層で被覆されることのない、平坦表面３
Ｓの各領域Ｒ１〜Ｒ５を全て被覆しており、同部８は、
第２及び第３不純物層１０，１１におけるｎ+層１２，
１３内の領域Ｒ４，Ｒ５直下の高抵抗部１６，１７内に
は全く及んでいない。従って、ｎ+層１２，１３の上記
高抵抗部１６，１７の厚みはＳＯＩ層３内の他の層９，
１４，１５と同一であり、図１に示す厚みｄ１として与
えられる。
【００２５】これに対して、平坦表面３Ｓの第６領域Ｒ
６上、及び同領域Ｒ６から深さｄ２（＜ｄ１）で与えら
れる第２不純物層１０のｎ+層１２の領域内には、シリ
サイド化されたｎ+層たる第１シリサイド層７１が形成
されており、又、平坦表面３Ｓの第７領域Ｒ７上、及び
同領域Ｒ７から深さｄ２だけ離れた位置までのｎ+層１
３の領域内にも、シリサイド化されたｎ+層たる第２シ
リサイド層７２が形成されている。このように、第１及
び第２シリサイド層７１，７２の底面７Ｂはそれぞれ表
面２Ｓに接触することなくｎ+層１２，１３内に位置し
ており、両シリサイド層７１，７２は第２及び第３不純
物層の低抵抗部（そのシート抵抗は、例えば１０Ω／
□）をなしている。（各シリサイド層７１，７２が形成
されていないｎ+層１２，１３の高抵抗部分のシート抵
抗は、例えば、１００Ω／□）。従って、本半導体装置
においては、ＳＯＩ層３にはエッチングされた箇所は全
くなく、ＳＯＩ層３は均一な厚みｄ１を有しており、シ
リサイド層７１，７２がＳＯＩ層３と下地層２との界面
（表面２Ｓ）にまで到達しておらず、従来技術のような
リーク電流発生やシリサイドのはがれといった問題点は
全く生じない。
６上、及び同領域Ｒ６から深さｄ２（＜ｄ１）で与えら
れる第２不純物層１０のｎ+層１２の領域内には、シリ
サイド化されたｎ+層たる第１シリサイド層７１が形成
されており、又、平坦表面３Ｓの第７領域Ｒ７上、及び
同領域Ｒ７から深さｄ２だけ離れた位置までのｎ+層１
３の領域内にも、シリサイド化されたｎ+層たる第２シ
リサイド層７２が形成されている。このように、第１及
び第２シリサイド層７１，７２の底面７Ｂはそれぞれ表
面２Ｓに接触することなくｎ+層１２，１３内に位置し
ており、両シリサイド層７１，７２は第２及び第３不純
物層の低抵抗部（そのシート抵抗は、例えば１０Ω／
□）をなしている。（各シリサイド層７１，７２が形成
されていないｎ+層１２，１３の高抵抗部分のシート抵
抗は、例えば、１００Ω／□）。従って、本半導体装置
においては、ＳＯＩ層３にはエッチングされた箇所は全
くなく、ＳＯＩ層３は均一な厚みｄ１を有しており、シ
リサイド層７１，７２がＳＯＩ層３と下地層２との界面
（表面２Ｓ）にまで到達しておらず、従来技術のような
リーク電流発生やシリサイドのはがれといった問題点は
全く生じない。
【００２６】尚、図１に破線で示すように、第１絶縁膜
８１と同質な絶縁膜を第２絶縁膜８２の表面８２Ｓ上に
第３絶縁膜８３として設けても良い。更に、第４絶縁
膜、第５絶縁膜といった具合に、より多くの絶縁膜から
成る複数層として、シリサイドプロテクション部８を構
成しても良い。これらの構成によっても、図１の場合と
同様な利点が得られる。
８１と同質な絶縁膜を第２絶縁膜８２の表面８２Ｓ上に
第３絶縁膜８３として設けても良い。更に、第４絶縁
膜、第５絶縁膜といった具合に、より多くの絶縁膜から
成る複数層として、シリサイドプロテクション部８を構
成しても良い。これらの構成によっても、図１の場合と
同様な利点が得られる。
【００２７】以上に述べた本半導体装置の構造を、特に
シリサイドプロテクション部８の構造を、その製造過程
から特徴づけるならば、次の通りに特定することが可能
である。即ち、図１の第１及び第２絶縁膜８１，８２
は、サイドウォール５の表面５Ｓ上とゲート電極６の表
面６Ｓ上と露出する平坦表面３Ｓ上とを被覆する第１及
び第２絶縁層として順次に形成されたものであり、しか
も、ドライエッチングを用いて先ず上記第２絶縁層が異
方性エッチングされて、エッチング後の第２絶縁層は両
表面５Ｓ，６Ｓ及び両領域Ｒ４，Ｒ５を被覆し、その
後、露出している第１絶縁層の表面からその直下の第１
絶縁層の部分をウェットエッチングして除去することに
より形成された構造を、両膜８１，８２は有している。
しかも、上記ドライエッチングにおいては、（第２絶縁
層のエッチングレート）＞（第１絶縁層のエッチングレ
ート）という関係が成立するように、両層の選択比が設
定されている。この設定により、ドライエッチングは第
１絶縁層の表面において止まり、平坦表面３Ｓはドライ
エッチングされることは全くなく、ドライエッチング及
びそれに続くウェットエッチング後も、ドライエッチン
グ工程前と同様に平坦な面を維持している。
シリサイドプロテクション部８の構造を、その製造過程
から特徴づけるならば、次の通りに特定することが可能
である。即ち、図１の第１及び第２絶縁膜８１，８２
は、サイドウォール５の表面５Ｓ上とゲート電極６の表
面６Ｓ上と露出する平坦表面３Ｓ上とを被覆する第１及
び第２絶縁層として順次に形成されたものであり、しか
も、ドライエッチングを用いて先ず上記第２絶縁層が異
方性エッチングされて、エッチング後の第２絶縁層は両
表面５Ｓ，６Ｓ及び両領域Ｒ４，Ｒ５を被覆し、その
後、露出している第１絶縁層の表面からその直下の第１
絶縁層の部分をウェットエッチングして除去することに
より形成された構造を、両膜８１，８２は有している。
しかも、上記ドライエッチングにおいては、（第２絶縁
層のエッチングレート）＞（第１絶縁層のエッチングレ
ート）という関係が成立するように、両層の選択比が設
定されている。この設定により、ドライエッチングは第
１絶縁層の表面において止まり、平坦表面３Ｓはドライ
エッチングされることは全くなく、ドライエッチング及
びそれに続くウェットエッチング後も、ドライエッチン
グ工程前と同様に平坦な面を維持している。
【００２８】尚、図１の第３絶縁膜８３を設けるときに
は、（第３絶縁膜８３のエッチングレート）＞（第２絶
縁膜８２のエッチングレート）という関係を満足するよ
うに、選択比を設定する必要がある。その意味では、こ
の場合には、第３絶縁膜８３が上記の「第２絶縁層」を
なし、第２及び第１絶縁膜８２，８１が一体となって上
記の「第１絶縁層」をなしていると、見ることが可能で
ある。
は、（第３絶縁膜８３のエッチングレート）＞（第２絶
縁膜８２のエッチングレート）という関係を満足するよ
うに、選択比を設定する必要がある。その意味では、こ
の場合には、第３絶縁膜８３が上記の「第２絶縁層」を
なし、第２及び第１絶縁膜８２，８１が一体となって上
記の「第１絶縁層」をなしていると、見ることが可能で
ある。
【００２９】図１の第１絶縁膜８１及び第３絶縁膜８３
としては、例えば汎用性のあるＳｉＯ2膜を利用するこ
とができる。このとき、第２絶縁膜８２としては、Ｓｉ
Ｎ膜や、不純物未ドープのポリシリコン膜や、その他の
絶縁膜を利用することができる。
としては、例えば汎用性のあるＳｉＯ2膜を利用するこ
とができる。このとき、第２絶縁膜８２としては、Ｓｉ
Ｎ膜や、不純物未ドープのポリシリコン膜や、その他の
絶縁膜を利用することができる。
【００３０】逆に、第１及び第３絶縁膜８１，８３とし
て同じく汎用なＳｉＮ膜を用いるときには、第２絶縁膜
８２としては、ＳｉＯ2膜や未ドープのポリシリコンや
その他の絶縁膜を用いることが可能である。
て同じく汎用なＳｉＮ膜を用いるときには、第２絶縁膜
８２としては、ＳｉＯ2膜や未ドープのポリシリコンや
その他の絶縁膜を用いることが可能である。
【００３１】以下、それらの具体例を順次に説明する。
【００３２】
【実施例１】図３に示すシリサイドプロテクション部８
の構成は、従来のシリサイドプロテクション部にあたる
ＳｉＯ2膜の中にＳｉＮ膜８Ｂを挿入して、ＳｉＮ膜８
Ｂを両ＳｉＯ2膜８Ａ１，８Ａ２で以てはさみ込んだも
のにあたる。
の構成は、従来のシリサイドプロテクション部にあたる
ＳｉＯ2膜の中にＳｉＮ膜８Ｂを挿入して、ＳｉＮ膜８
Ｂを両ＳｉＯ2膜８Ａ１，８Ａ２で以てはさみ込んだも
のにあたる。
【００３３】この様な構成を実現するには、図４に示す
積層状のシリサイドプロテクション部８のドライエッチ
ング工程時において、ＳｉＯ2膜８Ａ２とＳｉＮ膜８Ｂ
との選択比を次のように設定すれば良い。即ち、ドライ
エッチングにおけるＳｉＮ膜８Ｂのエッチングレートを
ＳｉＯ2膜８Ａ２のそれよりも小さく設定すれば、Ｓｉ
Ｏ2膜８Ａ２の異方性エッチング後、ＳｉＮ膜８Ｂの表
面で当該異方性エッチングが止まる。その後は、シリサ
イドプロテクション部８を構成すべき部分以外の露出し
たＳｉＮ膜８Ｂを熱リン酸で以てウェットエッチングし
て除去し、さらにその直下のＳｉＯ2膜８Ａ１の部分を
ウェットエッチングして除去すれば、図３のシリサイド
プロテクション部８が構成される。
積層状のシリサイドプロテクション部８のドライエッチ
ング工程時において、ＳｉＯ2膜８Ａ２とＳｉＮ膜８Ｂ
との選択比を次のように設定すれば良い。即ち、ドライ
エッチングにおけるＳｉＮ膜８Ｂのエッチングレートを
ＳｉＯ2膜８Ａ２のそれよりも小さく設定すれば、Ｓｉ
Ｏ2膜８Ａ２の異方性エッチング後、ＳｉＮ膜８Ｂの表
面で当該異方性エッチングが止まる。その後は、シリサ
イドプロテクション部８を構成すべき部分以外の露出し
たＳｉＮ膜８Ｂを熱リン酸で以てウェットエッチングし
て除去し、さらにその直下のＳｉＯ2膜８Ａ１の部分を
ウェットエッチングして除去すれば、図３のシリサイド
プロテクション部８が構成される。
【００３４】ここで、ＳｉＯ2膜８Ａ１，８Ａ２とＳｉ
Ｎ膜８Ｂの各膜厚は、数百オングストローム〜数千オン
グストロームの範囲内にある。
Ｎ膜８Ｂの各膜厚は、数百オングストローム〜数千オン
グストロームの範囲内にある。
【００３５】
【実施例２】図５に示すシリサイドプロテクション部８
は、ＳｉＮ膜８Ｂを第１絶縁膜として設け、その上にＳ
ｉＯ2膜８Ａを第２絶縁膜として設けたものである。
は、ＳｉＮ膜８Ｂを第１絶縁膜として設け、その上にＳ
ｉＯ2膜８Ａを第２絶縁膜として設けたものである。
【００３６】この様な二層構成を実現するためには、先
ず実施例１と同様に、図６に示すＳｉＮ膜８Ｂのエッチ
ングレートをＳｉＯ2膜８Ａのそれよりも小さく設定し
てＳｉＯ2膜８Ａのドライエッチングを行う。そして、
シリサイドプロテクション部８を形成しない部分のＳｉ
Ｏ2膜が全て異方性エッチングされて除去された後に、
露出したＳｉＮ膜８Ｂの表面でドライエッチングが止ま
り、残りのシリサイドプロテクション部８以外のＳｉＮ
膜８Ｂを熱リン酸で以てウェットエッチングを行うこと
により除去する。これにより、図５のシリサイドプロテ
クション部８が構成される。
ず実施例１と同様に、図６に示すＳｉＮ膜８Ｂのエッチ
ングレートをＳｉＯ2膜８Ａのそれよりも小さく設定し
てＳｉＯ2膜８Ａのドライエッチングを行う。そして、
シリサイドプロテクション部８を形成しない部分のＳｉ
Ｏ2膜が全て異方性エッチングされて除去された後に、
露出したＳｉＮ膜８Ｂの表面でドライエッチングが止ま
り、残りのシリサイドプロテクション部８以外のＳｉＮ
膜８Ｂを熱リン酸で以てウェットエッチングを行うこと
により除去する。これにより、図５のシリサイドプロテ
クション部８が構成される。
【００３７】この場合も、ＳｉＯ2膜８ＡとＳｉＮ膜８
Ｂの厚みは、共に数百オングストローム〜数千オングス
トロームの範囲内にある。
Ｂの厚みは、共に数百オングストローム〜数千オングス
トロームの範囲内にある。
【００３８】
【実施例３】図７に示すシリサイドプロテクション部８
の構成は、第２絶縁膜としてのＳｉＮ膜８Ｂの下にＳｉ
Ｏ2膜８Ａを第１絶縁膜として設けたものである。
の構成は、第２絶縁膜としてのＳｉＮ膜８Ｂの下にＳｉ
Ｏ2膜８Ａを第１絶縁膜として設けたものである。
【００３９】ここでは、実施例１及び２の場合とは逆
に、ＳｉＯ2膜８ＡのエッチングレートをＳｉＮ膜８Ｂ
のそれと比べて小さく設定して、図８に示す順次に積層
されたＳｉＯ2膜８Ａ及びＳｉＮ膜８Ｂに対してドライ
エッチングを行う。これにより、ドライエッチングはＳ
ｉＯ2膜８Ａの表面で止まり、残りのＳｉＯ2膜８Ａの内
でシリサイドプロテクション部８以外のＳｉＯ2膜８Ａ
をウェットエッチングで取り除くと、図７のシリサイド
プロテクション部８が構成される。
に、ＳｉＯ2膜８ＡのエッチングレートをＳｉＮ膜８Ｂ
のそれと比べて小さく設定して、図８に示す順次に積層
されたＳｉＯ2膜８Ａ及びＳｉＮ膜８Ｂに対してドライ
エッチングを行う。これにより、ドライエッチングはＳ
ｉＯ2膜８Ａの表面で止まり、残りのＳｉＯ2膜８Ａの内
でシリサイドプロテクション部８以外のＳｉＯ2膜８Ａ
をウェットエッチングで取り除くと、図７のシリサイド
プロテクション部８が構成される。
【００４０】ここでも、下層のＳｉＯ2膜８Ａと上層の
ＳｉＮ膜８Ｂの各膜厚は数百オングストローム〜数千オ
ングストロームの範囲内である。
ＳｉＮ膜８Ｂの各膜厚は数百オングストローム〜数千オ
ングストロームの範囲内である。
【００４１】
【実施例４】図９に示すシリサイドプロテクション部８
の構成は、丁度、実施例１の場合と逆であり、第１絶縁
膜たるＳｉＮ膜８Ｂ１と第３絶縁膜たるＳｉＮ膜８Ｂ２
とが第２絶縁膜たるＳｉＯ2膜８Ａを挟み込んだ構造と
なっている。この構造は、ＳｉＮ膜８Ｂ１とＳｉＯ2膜
８Ａとから成る第１絶縁膜層の上に、第２絶縁層たるＳ
ｉＮ膜８Ｂ２が形成されている場合でもある。
の構成は、丁度、実施例１の場合と逆であり、第１絶縁
膜たるＳｉＮ膜８Ｂ１と第３絶縁膜たるＳｉＮ膜８Ｂ２
とが第２絶縁膜たるＳｉＯ2膜８Ａを挟み込んだ構造と
なっている。この構造は、ＳｉＮ膜８Ｂ１とＳｉＯ2膜
８Ａとから成る第１絶縁膜層の上に、第２絶縁層たるＳ
ｉＮ膜８Ｂ２が形成されている場合でもある。
【００４２】ここでは、ＳｉＮ膜８Ｂ２とＳｉＯ2膜８
Ａとの選択比を（膜８Ｂ２のエッチングレート）＞（膜
８Ａのエッチングレート）という関係となるように設定
することにより、ソース−ドレイン領域のエッチングが
抑制される。
Ａとの選択比を（膜８Ｂ２のエッチングレート）＞（膜
８Ａのエッチングレート）という関係となるように設定
することにより、ソース−ドレイン領域のエッチングが
抑制される。
【００４３】ＳｉＯ2膜８Ａ及びＳｉＮ膜８Ｂ１，８Ｂ
２の各膜厚は、数百オングストローム〜数千オングスト
ロームの範囲内である。
２の各膜厚は、数百オングストローム〜数千オングスト
ロームの範囲内である。
【００４４】（実施の形態２）ここでは、実施の形態１
で述べたシリサイドプロテクション部を有する半導体装
置（ＭＯＳＦＥＴ）の製造方法の一例を、図１１〜図２
４の縦断面図を用いて説明する。
で述べたシリサイドプロテクション部を有する半導体装
置（ＭＯＳＦＥＴ）の製造方法の一例を、図１１〜図２
４の縦断面図を用いて説明する。
【００４５】（準備工程ａ）図１１は、チャネルドープ
イオン注入工程を示す。
イオン注入工程を示す。
【００４６】先ず、シリコン単結晶ウエハ１を支持基板
として準備し、既述したＳＩＭＯＸ方法によって、厚さ
４０００オングストローム程度のＳｉＯ2膜２を埋込酸
化膜（下地層）としてシリコンウエハ１内に形成して、
約１０００オングストローム程度の厚みのＳＯＩ層３を
形成しておく。
として準備し、既述したＳＩＭＯＸ方法によって、厚さ
４０００オングストローム程度のＳｉＯ2膜２を埋込酸
化膜（下地層）としてシリコンウエハ１内に形成して、
約１０００オングストローム程度の厚みのＳＯＩ層３を
形成しておく。
【００４７】その後に、図１に示す注入工程を行って、
ＳＯＩ層３内に第１導電型の第１不純物から成る第１不
純物層を形成する。そのような第１不純物とその注入濃
度は、ｎＭＯＳＦＥＴかｐＭＯＳＦＥＴかによって異な
る。即ち、ｎＭＯＳＦＥＴを形成する場合には、注入す
べき第１導電型の第１不純物とはｐ型の不純物であり、
例えば４Ｅ１３ｃｍ-2程度の濃度のひ素を第１不純物と
して６０ｋｅＶの加速エネルギーで以てＳＯＩ層３内へ
注入する。これに対して、ｐＭＯＳＦＥＴの場合には、
第２導電型の第２不純物とはｎ型不純物であり、例え
ば、４Ｅ１３ｃｍ-2程度の濃度のボロンを１０ｋｅＶの
加速エネルギーで以てＳＯＩ層３内へ注入する。
ＳＯＩ層３内に第１導電型の第１不純物から成る第１不
純物層を形成する。そのような第１不純物とその注入濃
度は、ｎＭＯＳＦＥＴかｐＭＯＳＦＥＴかによって異な
る。即ち、ｎＭＯＳＦＥＴを形成する場合には、注入す
べき第１導電型の第１不純物とはｐ型の不純物であり、
例えば４Ｅ１３ｃｍ-2程度の濃度のひ素を第１不純物と
して６０ｋｅＶの加速エネルギーで以てＳＯＩ層３内へ
注入する。これに対して、ｐＭＯＳＦＥＴの場合には、
第２導電型の第２不純物とはｎ型不純物であり、例え
ば、４Ｅ１３ｃｍ-2程度の濃度のボロンを１０ｋｅＶの
加速エネルギーで以てＳＯＩ層３内へ注入する。
【００４８】図１２は、ゲート酸化膜（ゲート絶縁膜）
とゲート電極用ポリシリコン膜の蒸着工程を示す。ここ
では、厚さ７０オングストローム程度のゲート酸化膜４
Ａと厚さ２０００オングストローム程度のポリシリコン
膜６Ａとを、ＳＯＩ層３の平坦表面３Ｓ上に順次に積層
する。
とゲート電極用ポリシリコン膜の蒸着工程を示す。ここ
では、厚さ７０オングストローム程度のゲート酸化膜４
Ａと厚さ２０００オングストローム程度のポリシリコン
膜６Ａとを、ＳＯＩ層３の平坦表面３Ｓ上に順次に積層
する。
【００４９】図１３は、ゲート電極用ドープイオンの注
入工程を示す。これにより、図１２のポリシリコン膜６
Ａは導電性のポリシリコン膜６Ｂとなる。ｎＭＯＳＦＥ
Ｔの場合には、１５ｋｅＶの加速エネルギーを有するリ
ンを５Ｅ１５ｃｍ-2程度の濃度となるまで上記の膜６Ａ
中に注入する。これに対し、ｐＭＯＳＦＥＴの場合に
は、ボロンを１０ｋｅＶの加速エネルギーで以て５Ｅ１
５ｃｍ-2程度の濃度まで注入する。
入工程を示す。これにより、図１２のポリシリコン膜６
Ａは導電性のポリシリコン膜６Ｂとなる。ｎＭＯＳＦＥ
Ｔの場合には、１５ｋｅＶの加速エネルギーを有するリ
ンを５Ｅ１５ｃｍ-2程度の濃度となるまで上記の膜６Ａ
中に注入する。これに対し、ｐＭＯＳＦＥＴの場合に
は、ボロンを１０ｋｅＶの加速エネルギーで以て５Ｅ１
５ｃｍ-2程度の濃度まで注入する。
【００５０】図１４は、ゲートパターニングのためのド
ライエッチング工程を示す。即ち、ゲートパターンに応
じたレジストパターン２０を形成し、当該パターン２０
をマスクとしてドライエッチングを行うことにより、図
１４に示すゲート絶縁膜としてのゲート酸化膜４とゲー
ト電極としてのポリシリコン膜６とを形成する。
ライエッチング工程を示す。即ち、ゲートパターンに応
じたレジストパターン２０を形成し、当該パターン２０
をマスクとしてドライエッチングを行うことにより、図
１４に示すゲート絶縁膜としてのゲート酸化膜４とゲー
ト電極としてのポリシリコン膜６とを形成する。
【００５１】図１５は、図１４のレジストパターン２０
の除去と、ソース／ドレイン用不純物イオンの注入とを
示す。
の除去と、ソース／ドレイン用不純物イオンの注入とを
示す。
【００５２】ここで注入すべき第２導電型の第２不純物
としては、ｎＭＯＳＦＥＴの場合にはｎ型不純物（例え
ばヒ素：６０ｋｅＶ，４Ｅ１３ｃｍ-2程度）であり、ｐ
ＭＯＳＦＥＴの場合にはｐ型不純物（例えば、ボロン：
１０ｋｅＶ，４Ｅ１３ｃｍ-2程度）である。
としては、ｎＭＯＳＦＥＴの場合にはｎ型不純物（例え
ばヒ素：６０ｋｅＶ，４Ｅ１３ｃｍ-2程度）であり、ｐ
ＭＯＳＦＥＴの場合にはｐ型不純物（例えば、ボロン：
１０ｋｅＶ，４Ｅ１３ｃｍ-2程度）である。
【００５３】図１６は、サイドウォール用ＳｉＯ2膜５
Ａの蒸着を示す。
Ａの蒸着を示す。
【００５４】ここでは、約８００オングストロームの膜
厚のＳｉＯ2膜５Ａを、ＳＯＩ層３の平坦表面３Ｓ上、
ゲート酸化膜４の側面上及びゲート電極用ポリシリコン
膜６の表面上に形成する。
厚のＳｉＯ2膜５Ａを、ＳＯＩ層３の平坦表面３Ｓ上、
ゲート酸化膜４の側面上及びゲート電極用ポリシリコン
膜６の表面上に形成する。
【００５５】図１７は、サイドウォール用ＳｉＯ2膜５
Ａのドライエッチング工程後の、ソース・ドレイン用不
純物イオンの第２注入工程を示す。即ち、図１６のＳｉ
Ｏ2膜５Ａにドライエッチングを行い、ゲート絶縁膜４
及びゲート電極６の両側面を被覆するサイドウォール５
を形成し、その後、ソース／ドレイン領域内に第２導電
型の第２不純物（イオン）を注入する。例えば、図１７
のようにｎＭＯＳＦＥＴの場合には、ひ素イオンを６０
ｋｅＶの加速エネルギーで以て４Ｅ１５ｃｍ-2程度の濃
度分だけ注入する。これに対して、図示しないｐＭＯＳ
ＦＥＴの場合には、ボロンイオンを１０ｋｅＶの加速エ
ネルギーで以て４Ｅ１５ｃｍ-2程度の濃度に相当する量
だけ注入する。これにより、ソース／ドレイン領域たる
第２及び第３不純物層の内で、サイドウォール５によっ
て被覆されていない部分が高不純物濃度層（ｎ+）とな
る。
Ａのドライエッチング工程後の、ソース・ドレイン用不
純物イオンの第２注入工程を示す。即ち、図１６のＳｉ
Ｏ2膜５Ａにドライエッチングを行い、ゲート絶縁膜４
及びゲート電極６の両側面を被覆するサイドウォール５
を形成し、その後、ソース／ドレイン領域内に第２導電
型の第２不純物（イオン）を注入する。例えば、図１７
のようにｎＭＯＳＦＥＴの場合には、ひ素イオンを６０
ｋｅＶの加速エネルギーで以て４Ｅ１５ｃｍ-2程度の濃
度分だけ注入する。これに対して、図示しないｐＭＯＳ
ＦＥＴの場合には、ボロンイオンを１０ｋｅＶの加速エ
ネルギーで以て４Ｅ１５ｃｍ-2程度の濃度に相当する量
だけ注入する。これにより、ソース／ドレイン領域たる
第２及び第３不純物層の内で、サイドウォール５によっ
て被覆されていない部分が高不純物濃度層（ｎ+）とな
る。
【００５６】（第１絶縁層形成工程ｂ）図１８は、第１
絶縁層８１Ａが形成された状態を示す。
絶縁層８１Ａが形成された状態を示す。
【００５７】即ち、サイドウォール５の表面上と、ゲー
ト電極６の表面上と、サイドウォール５によって被覆さ
れていない露出したＳＯＩ層３の平坦表面３Ｓ上とに、
第１絶縁層８１Ａを形成する。同層８１Ａは、ＳｉＯ2
膜又はＳｉＮ膜である。尚、ＳｉＮ膜を用いるときに
は、同膜とＳｉＯ2膜との間で生じる応力が大きくなら
ないようにするため、ＳｉＮ膜の膜厚を３０００オング
ストローム以下とする必要がある。
ト電極６の表面上と、サイドウォール５によって被覆さ
れていない露出したＳＯＩ層３の平坦表面３Ｓ上とに、
第１絶縁層８１Ａを形成する。同層８１Ａは、ＳｉＯ2
膜又はＳｉＮ膜である。尚、ＳｉＮ膜を用いるときに
は、同膜とＳｉＯ2膜との間で生じる応力が大きくなら
ないようにするため、ＳｉＮ膜の膜厚を３０００オング
ストローム以下とする必要がある。
【００５８】（第２絶縁層形成工程ｃ）次に、図１９に
示すように、第１絶縁層８１Ａの表面上に第２絶縁層８
２Ａを積層形成する。第１絶縁層８１Ａとして例えばＳ
ｉＯ2膜を用いたときには、ＳｉＮ膜又は未ドープのポ
リシリコン膜やその他の絶縁膜を第２絶縁層８２Ａとし
て用いる。逆にＳｉＮ膜を第１絶縁層８１Ａとして用い
たときには、ＳｉＯ2膜又は未ドープのポリシリコン膜
やその他の絶縁膜を第２絶縁層８２Ａとして用いる。
示すように、第１絶縁層８１Ａの表面上に第２絶縁層８
２Ａを積層形成する。第１絶縁層８１Ａとして例えばＳ
ｉＯ2膜を用いたときには、ＳｉＮ膜又は未ドープのポ
リシリコン膜やその他の絶縁膜を第２絶縁層８２Ａとし
て用いる。逆にＳｉＮ膜を第１絶縁層８１Ａとして用い
たときには、ＳｉＯ2膜又は未ドープのポリシリコン膜
やその他の絶縁膜を第２絶縁層８２Ａとして用いる。
【００５９】（レジストパターニング工程ｄ）第２絶縁
層８２Ａの表面上にレジスト層を形成し、図２０に示す
ように、ＳＯＩ層３の平坦表面３Ｓ中、サイドウォール
５とゲート絶縁膜４とによって被覆されている部分ＳＲ
１の上方、及び同部分ＳＲ１を取り囲む所定範囲内の表
面領域ＳＲ２の上方にレジスト層２１が位置するよう
に、レジスト層をパターニングする。
層８２Ａの表面上にレジスト層を形成し、図２０に示す
ように、ＳＯＩ層３の平坦表面３Ｓ中、サイドウォール
５とゲート絶縁膜４とによって被覆されている部分ＳＲ
１の上方、及び同部分ＳＲ１を取り囲む所定範囲内の表
面領域ＳＲ２の上方にレジスト層２１が位置するよう
に、レジスト層をパターニングする。
【００６０】（ドライエッチング工程ｅ）ここでは、
（第２絶縁層８２Ａのエッチングレート）＞（第１絶縁
層８１Ａのエッチングレート）という条件を満たすよう
に両層８２Ａ，８１Ａの選択比を設定して、通常のドラ
イエッチングを行う。その結果、図２１に示すように、
レジスト層２１で被覆されていない第２絶縁層８２Ａの
部分は上記ドライエッチングによって除去され、当該ド
ライエッチングは露出した第１絶縁層８１Ａの表面にお
いて止まる。従って、第１絶縁層８１Ａのみならず、そ
の直下のＳＯＩ層３もまたドライエッチングされること
はなく、ＳＯＩ層３の表面３Ｓの平坦性はなお維持され
続けている。
（第２絶縁層８２Ａのエッチングレート）＞（第１絶縁
層８１Ａのエッチングレート）という条件を満たすよう
に両層８２Ａ，８１Ａの選択比を設定して、通常のドラ
イエッチングを行う。その結果、図２１に示すように、
レジスト層２１で被覆されていない第２絶縁層８２Ａの
部分は上記ドライエッチングによって除去され、当該ド
ライエッチングは露出した第１絶縁層８１Ａの表面にお
いて止まる。従って、第１絶縁層８１Ａのみならず、そ
の直下のＳＯＩ層３もまたドライエッチングされること
はなく、ＳＯＩ層３の表面３Ｓの平坦性はなお維持され
続けている。
【００６１】（ウェットエッチング工程ｆ）次に熱リン
酸等を用いて、ドライエッチング後の第２絶縁層８２に
よって被覆されていない、第１絶縁層８１Ａの露出部分
のみをウェットエッチングして、当該部分を除去する。
これにより、レジスト層２１によって被覆されている第
１及び第２絶縁層の部分８１，８２のみが表面３Ｓ上に
残る。しかし、本ウェットエッチングによっても平坦表
面３Ｓはウェットエッチングされていないため、平坦表
面３Ｓに段差状部は形成されず、表面３Ｓの平坦性及び
ＳＯＩ層３の膜厚に変化は生じない。
酸等を用いて、ドライエッチング後の第２絶縁層８２に
よって被覆されていない、第１絶縁層８１Ａの露出部分
のみをウェットエッチングして、当該部分を除去する。
これにより、レジスト層２１によって被覆されている第
１及び第２絶縁層の部分８１，８２のみが表面３Ｓ上に
残る。しかし、本ウェットエッチングによっても平坦表
面３Ｓはウェットエッチングされていないため、平坦表
面３Ｓに段差状部は形成されず、表面３Ｓの平坦性及び
ＳＯＩ層３の膜厚に変化は生じない。
【００６２】（レジスト層除去工程ｇ）次に、上記レジ
スト層２１を除去する。これにより、図２２に示すよう
に、ゲート電極６及びサイドウォール５を被覆する、第
１及び第２絶縁層８１，８２より成るシリサイドプロテ
クション部８が平坦表面３Ｓ上に形成される。
スト層２１を除去する。これにより、図２２に示すよう
に、ゲート電極６及びサイドウォール５を被覆する、第
１及び第２絶縁層８１，８２より成るシリサイドプロテ
クション部８が平坦表面３Ｓ上に形成される。
【００６３】（シリサイド化工程ｈ）図２３に示すよう
に、露出している平坦表面３Ｓ上及びシリサイドプロテ
クション部８の表面上にコバルトをスパッタして、コバ
ルト層（１２０オングストローム）７０を形成する。そ
の後、約８００℃のＮ2ガス中で約３０秒間、コバルト
スパッタ後の本装置をアニールする（ランプアニー
ル）。これにより、シリサイドプロテクション部８によ
って被覆されていないソース／ドレイン領域１０，１１
内にコバルトシリサイド層７１，７２（５００オングス
トローム程度）が形成される。このとき、ソース／ドレ
イン領域１０，１１は均一な厚みを有するので、コバル
トシリサイド層７１，７２の底面がＳＯＩ層３と下地層
２との界面２Ｓを突き抜けてしまうといった事態は全く
生じなく、入出力保護回路として良好に機能する構造が
本装置内に実現される。
に、露出している平坦表面３Ｓ上及びシリサイドプロテ
クション部８の表面上にコバルトをスパッタして、コバ
ルト層（１２０オングストローム）７０を形成する。そ
の後、約８００℃のＮ2ガス中で約３０秒間、コバルト
スパッタ後の本装置をアニールする（ランプアニー
ル）。これにより、シリサイドプロテクション部８によ
って被覆されていないソース／ドレイン領域１０，１１
内にコバルトシリサイド層７１，７２（５００オングス
トローム程度）が形成される。このとき、ソース／ドレ
イン領域１０，１１は均一な厚みを有するので、コバル
トシリサイド層７１，７２の底面がＳＯＩ層３と下地層
２との界面２Ｓを突き抜けてしまうといった事態は全く
生じなく、入出力保護回路として良好に機能する構造が
本装置内に実現される。
【００６４】尚、図１８に示した第１絶縁層８１（８１
Ａ）を少なくとも２層構造として形成することも可能で
ある。そこで、以下には、第１絶縁層８１を第１絶縁膜
８１ａと第２絶縁膜８２ａとから成る二層構造とする場
合の製造方法を補足説明する。
Ａ）を少なくとも２層構造として形成することも可能で
ある。そこで、以下には、第１絶縁層８１を第１絶縁膜
８１ａと第２絶縁膜８２ａとから成る二層構造とする場
合の製造方法を補足説明する。
【００６５】先ず、この場合には、図１８に示す工程と
図１９に示す工程との間に、更に図２５に示す工程を介
在させる。即ち、図１８に示す工程により形成された第
１絶縁膜８１ａの表面上に、それとは異質な材質から成
る第２絶縁膜８２ａを形成する。これにより、両膜８１
ａ，８２ａから成る、図１９に示す第１絶縁層８１が形
成される。
図１９に示す工程との間に、更に図２５に示す工程を介
在させる。即ち、図１８に示す工程により形成された第
１絶縁膜８１ａの表面上に、それとは異質な材質から成
る第２絶縁膜８２ａを形成する。これにより、両膜８１
ａ，８２ａから成る、図１９に示す第１絶縁層８１が形
成される。
【００６６】又、本ケースでは、既述した図２１及び図
２２のエッチング工程も修正を受ける。即ち、本ケース
では、第１絶縁膜８１ａと同質な材料より成る第２絶縁
層８２Ａのエッチングレートが第２絶縁膜８２ａのエッ
チングレートよりも大きくなるように選択比を設定し
て、ドライエッチングを行う。これにより、図２６に示
すように、レジスト層２１によって被覆されていない第
２絶縁膜８２ａの部分が露出し、ドライエッチングは止
まる。次に、露出した図２６の第２絶縁膜８２ａの部分
を図２７に示すように第１ウェットエッチングによって
除去し、更に、露出した図２７の第１絶縁膜８１ａの部
分を図２８に示すように第２ウェットエッチングによっ
て除去する。その後、図２８のレジスト層２１を除去す
れば、第１及び第２絶縁膜８１ａ，８２ａから成る、図
２２に示す第１絶縁層８１と、第３絶縁膜８３ａから成
る、図２２の第２絶縁層８２とを有するシリサイドプロ
テクション部８が形成される。
２２のエッチング工程も修正を受ける。即ち、本ケース
では、第１絶縁膜８１ａと同質な材料より成る第２絶縁
層８２Ａのエッチングレートが第２絶縁膜８２ａのエッ
チングレートよりも大きくなるように選択比を設定し
て、ドライエッチングを行う。これにより、図２６に示
すように、レジスト層２１によって被覆されていない第
２絶縁膜８２ａの部分が露出し、ドライエッチングは止
まる。次に、露出した図２６の第２絶縁膜８２ａの部分
を図２７に示すように第１ウェットエッチングによって
除去し、更に、露出した図２７の第１絶縁膜８１ａの部
分を図２８に示すように第２ウェットエッチングによっ
て除去する。その後、図２８のレジスト層２１を除去す
れば、第１及び第２絶縁膜８１ａ，８２ａから成る、図
２２に示す第１絶縁層８１と、第３絶縁膜８３ａから成
る、図２２の第２絶縁層８２とを有するシリサイドプロ
テクション部８が形成される。
【００６７】このケースでも、同様な製造上のメリット
が得られる点は勿論である。
が得られる点は勿論である。
【００６８】（付記）以上、実施の形態１及び２では、
ＳＯＩを用いたＭＯＳＦＥＴについて説明したが、本発
明における「半導体層」及び「下地層」は、「ＳＯＩ
層」及び「ＢＯＸ層」に限られるわけではない。例え
ば、ｎウェル又はｐウェル内にｐ型ＭＯＳＦＥＴ又はｎ
型ＭＯＳＦＥＴを形成する場合にも、本発明を適用する
ことができる。この場合には、「ｎウェル又はｐウェ
ル」が「ＢＯＸ層」に代わる「下地層」であり、当該ウ
ェル中、両ソース／ドレイン領域で挟まれた、チャネル
部分をなすｎ-層又ｐ-層と、両ソース／ドレイン領域と
が「半導体層」を形成することになる。
ＳＯＩを用いたＭＯＳＦＥＴについて説明したが、本発
明における「半導体層」及び「下地層」は、「ＳＯＩ
層」及び「ＢＯＸ層」に限られるわけではない。例え
ば、ｎウェル又はｐウェル内にｐ型ＭＯＳＦＥＴ又はｎ
型ＭＯＳＦＥＴを形成する場合にも、本発明を適用する
ことができる。この場合には、「ｎウェル又はｐウェ
ル」が「ＢＯＸ層」に代わる「下地層」であり、当該ウ
ェル中、両ソース／ドレイン領域で挟まれた、チャネル
部分をなすｎ-層又ｐ-層と、両ソース／ドレイン領域と
が「半導体層」を形成することになる。
【００６９】
【発明の効果】請求項１ないし４に係る発明によれば、
複数の絶縁膜が順次に半導体層上に設けられているの
で、半導体層の表面に段差が生ずることはなく、半導体
層の表面は平坦であり、半導体層の膜厚は第１領域から
第６領域に渡って均一化される。従って、第６領域上と
第２不純物層内に設けられるシリサイド層の底面が下地
層にまで到達することは一切なく、リーク電流の発生や
シリサイドのはがれといった問題は何ら生じない。
複数の絶縁膜が順次に半導体層上に設けられているの
で、半導体層の表面に段差が生ずることはなく、半導体
層の表面は平坦であり、半導体層の膜厚は第１領域から
第６領域に渡って均一化される。従って、第６領域上と
第２不純物層内に設けられるシリサイド層の底面が下地
層にまで到達することは一切なく、リーク電流の発生や
シリサイドのはがれといった問題は何ら生じない。
【００７０】特に、請求項４に係る発明によれば、Ｓｉ
Ｏ2膜又はＳｉＮ膜といった汎用性及び実用性に富んだ
絶縁膜をベースに用いることができるという利点があ
る。
Ｏ2膜又はＳｉＮ膜といった汎用性及び実用性に富んだ
絶縁膜をベースに用いることができるという利点があ
る。
【００７１】請求項５に係る発明によれば、ドライエッ
チング時に（第２絶縁層のエッチングレート）＞（第１
絶縁層のエッチングレート）という選択比が採用されて
いるので、第２絶縁層のエッチング対象部分が除去され
た後、エッチング現象の進行は第１絶縁層の表面で阻止
される。即ち、第１絶縁層にエッチングストップ層とし
ての役割を担わせることが可能となり、第１及び第２絶
縁層の形成時に用いるドライエッチングによって半導体
層の表面がエッチングされるのを防止することができ
る。
チング時に（第２絶縁層のエッチングレート）＞（第１
絶縁層のエッチングレート）という選択比が採用されて
いるので、第２絶縁層のエッチング対象部分が除去され
た後、エッチング現象の進行は第１絶縁層の表面で阻止
される。即ち、第１絶縁層にエッチングストップ層とし
ての役割を担わせることが可能となり、第１及び第２絶
縁層の形成時に用いるドライエッチングによって半導体
層の表面がエッチングされるのを防止することができ
る。
【００７２】請求項６に係る発明によれば、第２絶縁層
によって被覆されていない第１絶縁層の部分のみがウェ
ットエッチングによって除去されるので、半導体層の表
面上には第１絶縁層が形成され、その第１絶縁層の表面
上に第２絶縁層が設けられた構成が得られる。従って、
上記ウェットエッチング後に露出される半導体層の表面
はエッチングされることは無いので、平坦な半導体層表
面を得ることができる。これにより、例えば、シリサイ
ド層を半導体装置に形成するときには、シリサイド層を
半導体層の表面上及び半導体層内部にのみ形成すること
が可能となる。
によって被覆されていない第１絶縁層の部分のみがウェ
ットエッチングによって除去されるので、半導体層の表
面上には第１絶縁層が形成され、その第１絶縁層の表面
上に第２絶縁層が設けられた構成が得られる。従って、
上記ウェットエッチング後に露出される半導体層の表面
はエッチングされることは無いので、平坦な半導体層表
面を得ることができる。これにより、例えば、シリサイ
ド層を半導体装置に形成するときには、シリサイド層を
半導体層の表面上及び半導体層内部にのみ形成すること
が可能となる。
【００７３】請求項７に係る発明によれば、３層構造の
エッチングストップ層を実現することができる。
エッチングストップ層を実現することができる。
【００７４】請求項８ないし１０に係る発明によれば、
(i)第１絶縁層をドライエッチングのストップ層として
機能させることができるので、ドライエッチング工程に
よって半導体層の表面がエッチングされるのを防ぐこと
ができ、更に、(ii)工程（ｅ）後に露出している第１絶
縁層の部分をウェットエッチングによって除去している
ので、最終的に、プロセス中、一切エッチングされるこ
とのない平坦な半導体表面を得ることができる。これに
より、本半導体装置に更にシリサイド層を形成するとき
には、シリサイド層を界面に接触させることなく半導体
層内部にのみ形成することができるので、リーク電流の
発生やシリサイド層のはがれといった問題点は何ら生じ
なくなる。
(i)第１絶縁層をドライエッチングのストップ層として
機能させることができるので、ドライエッチング工程に
よって半導体層の表面がエッチングされるのを防ぐこと
ができ、更に、(ii)工程（ｅ）後に露出している第１絶
縁層の部分をウェットエッチングによって除去している
ので、最終的に、プロセス中、一切エッチングされるこ
とのない平坦な半導体表面を得ることができる。これに
より、本半導体装置に更にシリサイド層を形成するとき
には、シリサイド層を界面に接触させることなく半導体
層内部にのみ形成することができるので、リーク電流の
発生やシリサイド層のはがれといった問題点は何ら生じ
なくなる。
【００７５】特に請求項９に係る発明によれば、半導体
層表面から遠く離れた上層の第２絶縁膜にドライエッチ
ングのストップ層としての役目を担わせることができる
というという利点がある。
層表面から遠く離れた上層の第２絶縁膜にドライエッチ
ングのストップ層としての役目を担わせることができる
というという利点がある。
【００７６】更に請求項１０に係る発明によれば、Ｓｉ
Ｏ2膜やＳｉＮ膜をベース層として利用しているので、
実用性・汎用性に富んだ製造技術を提供できる。
Ｏ2膜やＳｉＮ膜をベース層として利用しているので、
実用性・汎用性に富んだ製造技術を提供できる。
【００７７】請求項１１に係る発明によれば、シリサイ
ドプロテクション層自体が半導体層の表面に段差を発生
させてしまうという原因にはならないので、平坦な半導
体表面を得ることが可能となり、良好なシリサイド層を
得ることを可能にしうる。
ドプロテクション層自体が半導体層の表面に段差を発生
させてしまうという原因にはならないので、平坦な半導
体表面を得ることが可能となり、良好なシリサイド層を
得ることを可能にしうる。
【図１】 本発明の実施の形態１に係る半導体を示す縦
断面図である。
断面図である。
【図２】 本発明の実施の形態１に係る半導体を示す平
面図である。
面図である。
【図３】 実施例１を示す縦断面図である。
【図４】 実施例１を示す縦断面図である。
【図５】 実施例２を示す縦断面図である。
【図６】 実施例２を示す縦断面図である。
【図７】 実施例３を示す縦断面図である。
【図８】 実施例３を示す縦断面図である。
【図９】 実施例４を示す縦断面図である。
【図１０】 実施例４を示す縦断面図である。
【図１１】 本発明の実施の形態２に係る半導体装置製
造工程を示す縦断面図である。
造工程を示す縦断面図である。
【図１２】 本発明の実施の形態２に係る半導体装置製
造工程を示す縦断面図である。
造工程を示す縦断面図である。
【図１３】 本発明の実施の形態２に係る半導体装置製
造工程を示す縦断面図である。
造工程を示す縦断面図である。
【図１４】 本発明の実施の形態２に係る半導体装置製
造工程を示す縦断面図である。
造工程を示す縦断面図である。
【図１５】 本発明の実施の形態２に係る半導体装置製
造工程を示す縦断面図である。
造工程を示す縦断面図である。
【図１６】 本発明の実施の形態２に係る半導体装置製
造工程を示す縦断面図である。
造工程を示す縦断面図である。
【図１７】 本発明の実施の形態２に係る半導体装置製
造工程を示す縦断面図である。
造工程を示す縦断面図である。
【図１８】 本発明の実施の形態２に係る半導体装置製
造工程を示す縦断面図である。
造工程を示す縦断面図である。
【図１９】 本発明の実施の形態２に係る半導体装置製
造工程を示す縦断面図である。
造工程を示す縦断面図である。
【図２０】 本発明の実施の形態２に係る半導体装置製
造工程を示す縦断面図である。
造工程を示す縦断面図である。
【図２１】 本発明の実施の形態２に係る半導体装置製
造工程を示す縦断面図である。
造工程を示す縦断面図である。
【図２２】 本発明の実施の形態２に係る半導体装置製
造工程を示す縦断面図である。
造工程を示す縦断面図である。
【図２３】 本発明の実施の形態２に係る半導体装置製
造工程を示す縦断面図である。
造工程を示す縦断面図である。
【図２４】 本発明の実施の形態２に係る半導体装置製
造工程を示す縦断面図である。
造工程を示す縦断面図である。
【図２５】 本発明の実施の形態２に係る半導体装置製
造工程を示す縦断面図である。
造工程を示す縦断面図である。
【図２６】 本発明の実施の形態２に係る半導体装置製
造工程を示す縦断面図である。
造工程を示す縦断面図である。
【図２７】 本発明の実施の形態２に係る半導体装置製
造工程を示す縦断面図である。
造工程を示す縦断面図である。
【図２８】 本発明の実施の形態２に係る半導体装置製
造工程を示す縦断面図である。
造工程を示す縦断面図である。
【図２９】 従来技術の問題点を示す図である。
【図３０】 従来技術の問題点を示す図である。
【図３１】 従来技術の問題点を示す図である。
【図３２】 従来技術の問題点を示す図である。
【図３３】 従来技術の問題点を示す図である。
【図３４】 従来技術の問題点を示す図である。
【図３５】 従来技術の問題点を示す図である。
２ 下地層、３ ＳＯＩ層、３Ｓ 平坦表面、４ ゲー
ト絶縁膜、５ サイドウォール、６ ゲート電極、７
１，７２ シリサイド層、８ シリサイドプロテクショ
ン部、８１ 第１絶縁膜、８２ 第２絶縁膜、８３ 第
３絶縁膜、Ｒ１第１領域、Ｒ２ 第２領域、Ｒ３ 第３
領域、Ｒ４ 第４領域、Ｒ５ 第５領域、Ｒ６ 第６領
域、Ｒ７ 第７領域。
ト絶縁膜、５ サイドウォール、６ ゲート電極、７
１，７２ シリサイド層、８ シリサイドプロテクショ
ン部、８１ 第１絶縁膜、８２ 第２絶縁膜、８３ 第
３絶縁膜、Ｒ１第１領域、Ｒ２ 第２領域、Ｒ３ 第３
領域、Ｒ４ 第４領域、Ｒ５ 第５領域、Ｒ６ 第６領
域、Ｒ７ 第７領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１９Ａ ６２７Ａ
Claims (11)
- 【請求項１】 下地層と、 前記下地層の表面上に設けられた半導体層と、 前記半導体層の平坦表面内に於ける第１領域上に設けら
れたゲート絶縁膜と、 前記ゲート絶縁膜の表面上に設けられたゲート電極と、 前記半導体層の前記平坦表面内に於ける、前記第１領域
に隣接する第２及び第３領域上に設けられており、前記
ゲート絶縁膜の側面と前記ゲート電極の側面とを被覆す
るサイドウォールと、 前記半導体層の前記平坦表面内に於ける、前記第２及び
第３領域にそれぞれ隣接する第４及び第５領域上と、前
記サイドウォールの表面上と、前記ゲート電極の表面上
とに設けられた第１絶縁膜と、 前記第１絶縁膜の表面上に設けられた、前記第１絶縁膜
とは異質の第２絶縁膜と、 前記第１領域の中央部分より前記半導体層内部にわたっ
て設けられた第１導電型の第１不純物層と、 前記第１領域の一方の周縁部分と、前記第２領域と、前
記第４領域と、前記半導体層の前記平坦表面内に於け
る、前記第４領域に隣接する外側の第６領域とから前記
半導体層内部にわたって設けられた、前記第１不純物層
に隣接する、第２導電型の第２不純物層と、 前記第１領域の他方の周縁部分と、前記第３領域と、前
記第５領域と、前記第５領域に隣接する外側の第７領域
とから前記半導体層内部にわたって設けられた、前記第
１不純物層に隣接する、前記第２導電型の第３不純物層
と、 前記第６領域上と前記第６領域の直下に位置する前記第
２不純物層内部に設けられており、その底面は前記第２
不純物層内に位置する第１シリサイド層と、 前記第７領域上と前記第７領域の直下に位置する前記第
３不純物層内部に設けられており、その底面は前記第３
不純物層内に位置する第２シリサイド層とを備えること
を特徴とする、 半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記第２絶縁膜の表面上に設けられた第３絶縁膜を更に
備えることを特徴とする、半導体装置。 - 【請求項３】 請求項２記載の半導体装置において、 前記第１絶縁膜と前記第３絶縁膜とは同質であることを
特徴とする、半導体装置。 - 【請求項４】 請求項１乃至３の何れかに記載の半導体
装置において、 前記第１絶縁膜はＳｉＯ2膜又はＳｉＮ膜であることを
特徴とする、半導体装置。 - 【請求項５】 半導体層と、 前記半導体層の表面上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜の表面上に形成されたゲート電極と、 前記ゲート絶縁膜の側面と前記ゲート電極の側面とを被
覆するために前記半導体層の前記表面上に形成されたサ
イドウォールと、 前記サイドウォールの表面上と前記ゲート電極の表面上
とを被覆するために、ドライエッチングを用いて前記半
導体層の前記表面上に順次に形成された第１及び第２絶
縁層とを備え、 前記ドライエッチングにおいて、前記第２絶縁層のエッ
チングレートは前記第１絶縁層のエッチングレートより
も大きく設定されていることを特徴とする、半導体装
置。 - 【請求項６】 請求項５記載の半導体装置において、 前記ドライエッチング後に前記第２絶縁層によって被覆
されていない前記第１絶縁層の部分はウエットエッチン
グによって除去されることを特徴とする、半導体装置。 - 【請求項７】 請求項６記載の半導体装置において、 前記第１絶縁層は互いに異質な第１及び第２絶縁膜を備
え、 前記第２絶縁層の前記エッチングレートは前記第２絶縁
層に隣接する前記第２絶縁膜のエッチングレートよりも
大きく設定されていることを特徴とする、半導体装置。 - 【請求項８】 （ａ）半導体層と、前記半導体層の表面
上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の表
面上に形成されたゲート電極と、前記ゲート絶縁膜の側
面と前記ゲート電極の側面とを被覆するために前記半導
体層の前記表面上に形成されたサイドウォールとを準備
する工程と、 （ｂ）前記サイドウォールの表面上と前記ゲート電極の
表面上と露出している前記半導体層の前記表面上とに第
１絶縁層を形成する工程と、 （ｃ）前記第１絶縁層の表面上に第２絶縁層を形成する
工程と、 （ｄ）前記半導体層の前記表面内において前記サイドウ
ォールが形成されている領域を取り囲む所定範囲内の表
面領域の上方に位置するように、前記第２絶縁層の表面
上にレジスト層をパターニングする工程と、 （ｅ）前記第２絶縁層のエッチングレートを前記第１絶
縁層のエッチングレートよりも大きく設定したドライエ
ッチングによって、前記第２及び第１絶縁層をエッチン
グする工程と、 （ｆ）前記ドライエッチング後に露出している、前記第
２絶縁層によって被覆されていない前記第１絶縁層の部
分をウエットエッチングによってエッチングして除去す
る工程と、 （ｇ）前記レジスト層を除去する工程とを備えることを
特徴とする、半導体装置の製造方法。 - 【請求項９】 請求項８記載の半導体装置の製造方法に
おいて、 前記第１絶縁層は第１絶縁膜と第２絶縁膜とを備えてお
り、 前記第２絶縁層の前記エッチングレートは前記第２絶縁
膜のエッチングレートよりも大きく設定されており、 前記工程（ｂ）は、 （ｂ−１）前記半導体層の前記表面上に前記第２絶縁層
と同質の前記第１絶縁膜を形成する工程と、 （ｂ−２）前記第１絶縁膜の表面上に前記第２絶縁層と
は異質の前記第２絶縁膜を形成する工程とを備え、 前記工程（ｆ）は、 （ｆ−１）前記ドライエッチング後に露出している前記
第２絶縁膜の部分を第１ウエットエッチングによって除
去する工程と、 （ｆ−２）前記第１ウエットエッチング後に露出してい
る前記第１絶縁膜の部分を第２ウエットエッチングによ
って除去する工程とを備えることを特徴とする、半導体
装置の製造方法。 - 【請求項１０】 請求項９記載の半導体装置の製造方法
において、 前記第２絶縁膜はＳｉＯ2膜又はＳｉＮ膜であることを
特徴とする、半導体装置の製造方法。 - 【請求項１１】 ゲート絶縁膜と、ゲート電極と、前記
ゲート絶縁膜及びゲート電極の側面を被覆するサイドウ
ォールとを被覆するシリサイドプロテクション部を有す
る半導体装置であって、 前記シリサイドプロテクション部を複数の絶縁膜から成
る層状構造としたことを特徴とする、半導体装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10123303A JPH11317527A (ja) | 1998-05-06 | 1998-05-06 | 半導体装置及びその製造方法 |
| US09/173,616 US6340829B1 (en) | 1998-05-06 | 1998-10-16 | Semiconductor device and method for manufacturing the same |
| TW087117364A TW390036B (en) | 1998-05-06 | 1998-10-21 | Semiconductor device and method for manufacturing the same |
| FR9814151A FR2778495B1 (fr) | 1998-05-06 | 1998-11-10 | Dispositif semiconducteur a structure mos et procede de fabrication d'un tel dispositif |
| KR1019980048709A KR100305308B1 (ko) | 1998-05-06 | 1998-11-13 | 반도체장치및그제조방법 |
| DE19853432A DE19853432A1 (de) | 1998-05-06 | 1998-11-19 | Halbleiteranordnung und Verfahren zum Herstellen derselben |
| US09/983,164 US6699758B2 (en) | 1998-05-06 | 2001-10-23 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10123303A JPH11317527A (ja) | 1998-05-06 | 1998-05-06 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11317527A true JPH11317527A (ja) | 1999-11-16 |
Family
ID=14857211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10123303A Pending JPH11317527A (ja) | 1998-05-06 | 1998-05-06 | 半導体装置及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6340829B1 (ja) |
| JP (1) | JPH11317527A (ja) |
| KR (1) | KR100305308B1 (ja) |
| DE (1) | DE19853432A1 (ja) |
| FR (1) | FR2778495B1 (ja) |
| TW (1) | TW390036B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6869752B2 (en) | 2002-03-28 | 2005-03-22 | Oki Electric Industry Co., Ltd. | Method of manufacturing semiconductor device having SOI structure |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6875640B1 (en) * | 2000-06-08 | 2005-04-05 | Micron Technology, Inc. | Stereolithographic methods for forming a protective layer on a semiconductor device substrate and substrates including protective layers so formed |
| KR100366923B1 (ko) * | 2001-02-19 | 2003-01-06 | 삼성전자 주식회사 | 에스오아이 기판 및 이의 제조방법 |
| US6465313B1 (en) * | 2001-07-05 | 2002-10-15 | Advanced Micro Devices, Inc. | SOI MOSFET with graded source/drain silicide |
| US20030134486A1 (en) * | 2002-01-16 | 2003-07-17 | Zhongze Wang | Semiconductor-on-insulator comprising integrated circuitry |
| JP2004039982A (ja) * | 2002-07-05 | 2004-02-05 | Mitsubishi Electric Corp | 半導体装置 |
| US6995438B1 (en) * | 2003-10-01 | 2006-02-07 | Advanced Micro Devices, Inc. | Semiconductor device with fully silicided source/drain and damascence metal gate |
| US7397073B2 (en) * | 2004-11-22 | 2008-07-08 | International Business Machines Corporation | Barrier dielectric stack for seam protection |
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| US7528065B2 (en) * | 2006-01-17 | 2009-05-05 | International Business Machines Corporation | Structure and method for MOSFET gate electrode landing pad |
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| US7989322B2 (en) | 2007-02-07 | 2011-08-02 | Micron Technology, Inc. | Methods of forming transistors |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
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