JP2002246464A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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Abstract
(57)【要約】
【課題】 コンタクト抵抗の低減化を図る。
【解決手段】 半導体基板２１内に形成される低濃度の
ソース・ドレイン層２６と、このソース・ドレイン層２
６内に形成される高濃度のソース・ドレイン層３０と、
前記基板２１上にゲート酸化膜２５を介して形成される
ゲート電極３８Ｅと、このゲート電極３８Ｅ下方に形成
され、前記ソース・ドレイン層２６，３０間に位置する
チャネルを構成するＰ型ボディ層３２と、前記ソース・
ドレイン層３０にコンタクトする複数配列されたプラグ
コンタクト部４７と、このコンタクト部４７を介して前
記ソース・ドレイン層３０にコンタクト接続するソース
・ドレイン電極とを具備したことを特徴とする
ソース・ドレイン層２６と、このソース・ドレイン層２
６内に形成される高濃度のソース・ドレイン層３０と、
前記基板２１上にゲート酸化膜２５を介して形成される
ゲート電極３８Ｅと、このゲート電極３８Ｅ下方に形成
され、前記ソース・ドレイン層２６，３０間に位置する
チャネルを構成するＰ型ボディ層３２と、前記ソース・
ドレイン層３０にコンタクトする複数配列されたプラグ
コンタクト部４７と、このコンタクト部４７を介して前
記ソース・ドレイン層３０にコンタクト接続するソース
・ドレイン電極とを具備したことを特徴とする
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、更に言えば、下層と上層をコンタクト
接続する際のコンタクト抵抗の低減化を図る技術に関す
る。
製造方法に関し、更に言えば、下層と上層をコンタクト
接続する際のコンタクト抵抗の低減化を図る技術に関す
る。
【０００２】
【従来の技術】以下、従来の半導体装置とその製造方法
について図面を参照しながら説明する。
について図面を参照しながら説明する。
【０００３】図１３において、１は半導体基板で、当該
基板１上にゲート酸化膜２を介してゲート電極３が形成
され、当該ゲート電極３に隣接するようにソース・ドレ
イン層４が形成されている。そして、前記ゲート電極を
被覆する層間絶縁膜５が形成され、当該層間絶縁膜５に
形成されたコンタクト孔６を介して前記ソース・ドレイ
ン層４にコンタクトするソース・ドレイン電極７が形成
されている。
基板１上にゲート酸化膜２を介してゲート電極３が形成
され、当該ゲート電極３に隣接するようにソース・ドレ
イン層４が形成されている。そして、前記ゲート電極を
被覆する層間絶縁膜５が形成され、当該層間絶縁膜５に
形成されたコンタクト孔６を介して前記ソース・ドレイ
ン層４にコンタクトするソース・ドレイン電極７が形成
されている。
【０００４】
【発明が解決しようとする課題】ここで、前記ソース・
ドレイン電極を形成する際に、スパッタリング法でＡｌ
等の金属膜を堆積する場合には、コンタクト孔の縮小に
伴いコンタクト孔内の金属膜のステップカバレッジが減
少する。そのため、最近ではコンタクト孔内にタングス
テン膜等の導電性を有する膜をＣＶＤ法で埋め込み、そ
の上にＡｌ等の金属膜をパターニング形成して金属配線
層とするものが実用化されている。
ドレイン電極を形成する際に、スパッタリング法でＡｌ
等の金属膜を堆積する場合には、コンタクト孔の縮小に
伴いコンタクト孔内の金属膜のステップカバレッジが減
少する。そのため、最近ではコンタクト孔内にタングス
テン膜等の導電性を有する膜をＣＶＤ法で埋め込み、そ
の上にＡｌ等の金属膜をパターニング形成して金属配線
層とするものが実用化されている。
【０００５】このようなプラグコンタクト技術を採用
し、各種トランジスタを構成する場合、コンタクト孔サ
イズが区々であると埋め込み後のエッチバック時のリセ
ス量も区々になってしまい、極端に言えば、金属膜のス
テップカバレッジが埋め込まれていない場合と同程度ま
で悪化することもある。
し、各種トランジスタを構成する場合、コンタクト孔サ
イズが区々であると埋め込み後のエッチバック時のリセ
ス量も区々になってしまい、極端に言えば、金属膜のス
テップカバレッジが埋め込まれていない場合と同程度ま
で悪化することもある。
【０００６】そのため、例えば０．３５μｍ等の微細化
プロセスで各種トランジスタを構成する場合、各コンタ
クト孔サイズは最小デザインルールのトランジスタのコ
ンタクト孔サイズに揃える必要があり、あるトランジス
タではコンタクト抵抗が高くなり、オン抵抗が上昇して
しまうという問題があった。
プロセスで各種トランジスタを構成する場合、各コンタ
クト孔サイズは最小デザインルールのトランジスタのコ
ンタクト孔サイズに揃える必要があり、あるトランジス
タではコンタクト抵抗が高くなり、オン抵抗が上昇して
しまうという問題があった。
【０００７】
【課題を解決するための手段】そこで、本発明の半導体
装置とその製造方法は、半導体基板上にトランジスタを
形成して成るものにおいて、下層と上層をコンタクト接
続するためのコンタクト部が複数列に配置されているこ
とを特徴とする。
装置とその製造方法は、半導体基板上にトランジスタを
形成して成るものにおいて、下層と上層をコンタクト接
続するためのコンタクト部が複数列に配置されているこ
とを特徴とする。
【０００８】また、本発明の半導体装置とその製造方法
は、半導体基板上に第１のトランジスタ及び第２のトラ
ンジスタを形成して成るものにおいて、前記第１のトラ
ンジスタと前記第２のトランジスタとにおける下層と上
層をコンタクト接続するためのコンタクト部の形成数が
異なるように配置されていることを特徴とする。
は、半導体基板上に第１のトランジスタ及び第２のトラ
ンジスタを形成して成るものにおいて、前記第１のトラ
ンジスタと前記第２のトランジスタとにおける下層と上
層をコンタクト接続するためのコンタクト部の形成数が
異なるように配置されていることを特徴とする。
【０００９】更に、本発明の半導体装置とその製造方法
は、前記第１のトランジスタでは下層と上層をコンタク
ト接続するためのコンタクト部が１列に配置され、前記
第２のトランジスタでは下層と上層をコンタクト接続す
るためのコンタクト部が複数列に配置されていることを
特徴とする。
は、前記第１のトランジスタでは下層と上層をコンタク
ト接続するためのコンタクト部が１列に配置され、前記
第２のトランジスタでは下層と上層をコンタクト接続す
るためのコンタクト部が複数列に配置されていることを
特徴とする。
【００１０】また、本発明の半導体装置とその製造方法
は、前記第２のトランジスタがゲート電極に隣接するよ
うにソース・ドレイン層を有し、当該ゲート電極下方に
チャネルを構成する半導体層が配置されていることを特
徴とする。
は、前記第２のトランジスタがゲート電極に隣接するよ
うにソース・ドレイン層を有し、当該ゲート電極下方に
チャネルを構成する半導体層が配置されていることを特
徴とする。
【００１１】更に、本発明の半導体装置とその製造方法
は、前記第２のトランジスタのゲート電極下方には、前
記ソース・ドレイン層に連なり、前記半導体層に接する
ように当該ソース・ドレイン層と同一導電型の低濃度層
が配置されていることを特徴とする。
は、前記第２のトランジスタのゲート電極下方には、前
記ソース・ドレイン層に連なり、前記半導体層に接する
ように当該ソース・ドレイン層と同一導電型の低濃度層
が配置されていることを特徴とする。
【００１２】また、本発明の半導体装置とその製造方法
は、前記第２のトランジスタのゲート電極下方には、前
記ソース・ドレイン層に連なり、前記半導体層に接する
ように当該ソース・ドレイン層と同一導電型の低濃度層
が前記半導体表層に浅く拡張形成されていることを特徴
とする。
は、前記第２のトランジスタのゲート電極下方には、前
記ソース・ドレイン層に連なり、前記半導体層に接する
ように当該ソース・ドレイン層と同一導電型の低濃度層
が前記半導体表層に浅く拡張形成されていることを特徴
とする。
【００１３】更に、本発明の半導体装置とその製造方法
は、前記コンタクト部が、ソース・ドレイン層にコンタ
クト接続するためのものであることを特徴とする。
は、前記コンタクト部が、ソース・ドレイン層にコンタ
クト接続するためのものであることを特徴とする。
【００１４】また、本発明の半導体装置とその製造方法
は、前記コンタクト部が、下層配線と上層配線にコンタ
クト接続するためのものであることを特徴とする。
は、前記コンタクト部が、下層配線と上層配線にコンタ
クト接続するためのものであることを特徴とする。
【００１５】更に、本発明の半導体装置とその製造方法
は、前記コンタクト部には、導電性を有する膜が埋め込
まれていることを特徴とする。
は、前記コンタクト部には、導電性を有する膜が埋め込
まれていることを特徴とする。
【００１６】
【発明の実施の形態】以下、本発明の半導体装置とその
製造方法に係る一実施形態について、本発明を液晶駆動
用ドライバを構成する各種ＭＯＳトランジスタが混載さ
れて成る半導体装置に適用した実施形態について図面を
参照しながら説明する。
製造方法に係る一実施形態について、本発明を液晶駆動
用ドライバを構成する各種ＭＯＳトランジスタが混載さ
れて成る半導体装置に適用した実施形態について図面を
参照しながら説明する。
【００１７】上記液晶駆動用ドライバは、図１０（ａ）
の左側からロジック系の（例えば、３Ｖ）Ｎチャネル型
ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジス
タ、レベルシフタ用の（例えば、３０Ｖ）Ｎチャネル型
ＭＯＳトランジスタ、高耐圧系の（例えば、３０Ｖ）Ｎ
チャネル型ＭＯＳトランジスタ，図１０（ｂ）の左側か
ら低オン抵抗化が図られた高耐圧系の（例えば、３０
Ｖ）Ｎチャネル型ＭＯＳトランジスタ、高耐圧系の（例
えば、３０Ｖ）Ｐチャネル型ＭＯＳトランジスタ，及び
低オン抵抗化が図られた高耐圧系の（例えば、３０Ｖ）
Ｐチャネル型ＭＯＳトランジスタで構成される。尚、説
明の便宜上、上記高耐圧系のＭＯＳトランジスタと低オ
ン抵抗化が図られた高耐圧系のＭＯＳトランジスタとを
差別化するため、以下の説明では低オン抵抗化が図られ
た高耐圧系のＭＯＳトランジスタをＳＬＥＤ（Slit cha
nnel by counter doping with extended shallow drai
n）ＭＯＳトランジスタと呼称する。
の左側からロジック系の（例えば、３Ｖ）Ｎチャネル型
ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジス
タ、レベルシフタ用の（例えば、３０Ｖ）Ｎチャネル型
ＭＯＳトランジスタ、高耐圧系の（例えば、３０Ｖ）Ｎ
チャネル型ＭＯＳトランジスタ，図１０（ｂ）の左側か
ら低オン抵抗化が図られた高耐圧系の（例えば、３０
Ｖ）Ｎチャネル型ＭＯＳトランジスタ、高耐圧系の（例
えば、３０Ｖ）Ｐチャネル型ＭＯＳトランジスタ，及び
低オン抵抗化が図られた高耐圧系の（例えば、３０Ｖ）
Ｐチャネル型ＭＯＳトランジスタで構成される。尚、説
明の便宜上、上記高耐圧系のＭＯＳトランジスタと低オ
ン抵抗化が図られた高耐圧系のＭＯＳトランジスタとを
差別化するため、以下の説明では低オン抵抗化が図られ
た高耐圧系のＭＯＳトランジスタをＳＬＥＤ（Slit cha
nnel by counter doping with extended shallow drai
n）ＭＯＳトランジスタと呼称する。
【００１８】このような液晶駆動用ドライバを構成する
各種ＭＯＳトランジスタが混載されて成る半導体装置で
は、図１０に示すように上記高耐圧系のＰチャネル型Ｍ
ＯＳトランジスタと上記低オン抵抗化が図られた高耐圧
系のＰチャネル型ＳＬＥＤＭＯＳトランジスタが構成さ
れるＮ型ウエル２３が段差高部となり、その他の各種Ｍ
ＯＳトランジスタが構成されるＰ型ウエル２２が段差低
部に構成される。言い換えれば、微細なロジック系の
（例えば、３Ｖ）Ｎチャネル型ＭＯＳトランジスタ及び
Ｐチャネル型ＭＯＳトランジスタが段差低部に配置され
るように構成されている。
各種ＭＯＳトランジスタが混載されて成る半導体装置で
は、図１０に示すように上記高耐圧系のＰチャネル型Ｍ
ＯＳトランジスタと上記低オン抵抗化が図られた高耐圧
系のＰチャネル型ＳＬＥＤＭＯＳトランジスタが構成さ
れるＮ型ウエル２３が段差高部となり、その他の各種Ｍ
ＯＳトランジスタが構成されるＰ型ウエル２２が段差低
部に構成される。言い換えれば、微細なロジック系の
（例えば、３Ｖ）Ｎチャネル型ＭＯＳトランジスタ及び
Ｐチャネル型ＭＯＳトランジスタが段差低部に配置され
るように構成されている。
【００１９】以下、上記半導体装置の製造方法について
説明する。
説明する。
【００２０】先ず、図１において、各種ＭＯＳトランジ
スタを構成するための領域を画定するために、例えばＰ
型の半導体基板（Ｐ−ｓｕｂ）２１内にＰ型ウエル（Ｐ
Ｗ）２２及びＮ型ウエル（ＮＷ）２３をＬＯＣＯＳ法を
用いて形成する。即ち、図示した説明は省略するが、前
記基板２１のＮ型ウエル形成領域上にパッド酸化膜及び
シリコン窒化膜を形成し、当該パッド酸化膜及びシリコ
ン窒化膜をマスクにして、例えばボロンイオンをおよそ
８０ＫｅＶの加速電圧で、８×１０12／ｃｍ2の注入条
件でイオン注入して、イオン注入層を形成する。その
後、前記シリコン窒化膜をマスクに基板表面をＬＯＣＯ
Ｓ法によりフィールド酸化してＬＯＣＯＳ膜を形成す
る。このとき、ＬＯＣＯＳ膜形成領域下にイオン注入さ
れていたボロンイオンが基板内部に拡散されてＰ型層が
形成される。
スタを構成するための領域を画定するために、例えばＰ
型の半導体基板（Ｐ−ｓｕｂ）２１内にＰ型ウエル（Ｐ
Ｗ）２２及びＮ型ウエル（ＮＷ）２３をＬＯＣＯＳ法を
用いて形成する。即ち、図示した説明は省略するが、前
記基板２１のＮ型ウエル形成領域上にパッド酸化膜及び
シリコン窒化膜を形成し、当該パッド酸化膜及びシリコ
ン窒化膜をマスクにして、例えばボロンイオンをおよそ
８０ＫｅＶの加速電圧で、８×１０12／ｃｍ2の注入条
件でイオン注入して、イオン注入層を形成する。その
後、前記シリコン窒化膜をマスクに基板表面をＬＯＣＯ
Ｓ法によりフィールド酸化してＬＯＣＯＳ膜を形成す
る。このとき、ＬＯＣＯＳ膜形成領域下にイオン注入さ
れていたボロンイオンが基板内部に拡散されてＰ型層が
形成される。
【００２１】次に、前記パッド酸化膜及びシリコン窒化
膜を除去した後に、前記ＬＯＣＯＳ膜をマスクに基板表
面にリンイオンをおよそ８０ＫｅＶの加速電圧で、９×
１０ 12／ｃｍ2の注入条件でイオン注入してイオン注入
層を形成する。そして、前記ＬＯＣＯＳ膜を除去した後
に、前記基板に注入された各不純物イオンを熱拡散させ
て、Ｐ型ウエル及びＮ型ウエルを形成することで、図１
に示すように前記基板２１内に形成されるＰ型ウエル２
２は段差低部に配置され、Ｎ型ウエル２３は段差高部に
配置される。
膜を除去した後に、前記ＬＯＣＯＳ膜をマスクに基板表
面にリンイオンをおよそ８０ＫｅＶの加速電圧で、９×
１０ 12／ｃｍ2の注入条件でイオン注入してイオン注入
層を形成する。そして、前記ＬＯＣＯＳ膜を除去した後
に、前記基板に注入された各不純物イオンを熱拡散させ
て、Ｐ型ウエル及びＮ型ウエルを形成することで、図１
に示すように前記基板２１内に形成されるＰ型ウエル２
２は段差低部に配置され、Ｎ型ウエル２３は段差高部に
配置される。
【００２２】そして、図２において、各ＭＯＳトランジ
スタ毎に素子分離するため、およそ５００ｎｍ程度の素
子分離膜２４をＬＯＣＯＳ法により形成し、この素子分
離膜２４以外の活性領域上におよそ８０ｎｍ程度の高耐
圧用の厚いゲート酸化膜２５を熱酸化により形成する。
スタ毎に素子分離するため、およそ５００ｎｍ程度の素
子分離膜２４をＬＯＣＯＳ法により形成し、この素子分
離膜２４以外の活性領域上におよそ８０ｎｍ程度の高耐
圧用の厚いゲート酸化膜２５を熱酸化により形成する。
【００２３】続いて、レジスト膜をマスクにして第１の
低濃度のＮ型及びＰ型のソース・ドレイン層（以下、Ｌ
Ｎ層２６、ＬＰ層２７と称す。）を形成する。即ち、先
ず、不図示のレジスト膜でＬＮ層形成領域上以外の領域
を被覆した状態で基板表層に、例えばリンイオンをおよ
そ１２０ＫｅＶの加速電圧で、８×１０12／ｃｍ2の注
入条件でイオン注入してＬＮ層２６を形成する。その
後、レジスト膜（ＰＲ）でＬＰ層形成領域上以外の領域
を被覆した状態で基板表層に、例えばボロンイオンをお
よそ１２０ＫｅＶの加速電圧で、８．５×１０12／ｃｍ
2の注入条件でイオン注入してＬＰ層２７を形成する。
尚、実際には後工程のアニール工程（例えば、１１００
℃のＮ2雰囲気中で、２時間）を経て、上記イオン注入
された各イオン種が熱拡散されてＬＮ層２６及びＬＰ層
２７となる。
低濃度のＮ型及びＰ型のソース・ドレイン層（以下、Ｌ
Ｎ層２６、ＬＰ層２７と称す。）を形成する。即ち、先
ず、不図示のレジスト膜でＬＮ層形成領域上以外の領域
を被覆した状態で基板表層に、例えばリンイオンをおよ
そ１２０ＫｅＶの加速電圧で、８×１０12／ｃｍ2の注
入条件でイオン注入してＬＮ層２６を形成する。その
後、レジスト膜（ＰＲ）でＬＰ層形成領域上以外の領域
を被覆した状態で基板表層に、例えばボロンイオンをお
よそ１２０ＫｅＶの加速電圧で、８．５×１０12／ｃｍ
2の注入条件でイオン注入してＬＰ層２７を形成する。
尚、実際には後工程のアニール工程（例えば、１１００
℃のＮ2雰囲気中で、２時間）を経て、上記イオン注入
された各イオン種が熱拡散されてＬＮ層２６及びＬＰ層
２７となる。
【００２４】続いて、図３において、Ｐチャネル型及び
Ｎチャネル型ＳＬＥＤＭＯＳトランジスタ形成領域の形
成された前記ＬＮ層２６間及びＬＰ層２７間にレジスト
膜をマスクにしてそれぞれ第２の低濃度のＮ型及びＰ型
のソース・ドレイン層（以下、ＳＬＮ層２８及びＳＬＰ
層２９と称す。）を形成する。即ち、先ず、不図示のレ
ジスト膜でＳＬＮ層形成領域上以外の領域を被覆した状
態で基板表層に、例えばリンイオンをおよそ１２０Ｋｅ
Ｖの加速電圧で、１．５×１０12／ｃｍ2の注入条件で
イオン注入して前記ＬＮ層２６に連なるＳＬＮ層２８を
形成する。その後、レジスト膜（ＰＲ）でＳＬＰ層形成
領域上以外の領域を被覆した状態で基板表層に、例えば
ニフッ化ボロンイオン（49ＢＦ2 +）をおよそ１４０Ｋｅ
Ｖの加速電圧で、２．５×１０12／ｃｍ2の注入条件で
イオン注入して前記ＬＰ層２７に連なるＳＬＰ層２９を
形成する。尚、前記ＬＮ層２６と前記ＳＬＮ層２８また
は前記ＬＰ層２７と前記ＳＬＰ層２９の不純物濃度は、
ほぼ同等であるか、どちらか一方が高くなるように設定
されている。
Ｎチャネル型ＳＬＥＤＭＯＳトランジスタ形成領域の形
成された前記ＬＮ層２６間及びＬＰ層２７間にレジスト
膜をマスクにしてそれぞれ第２の低濃度のＮ型及びＰ型
のソース・ドレイン層（以下、ＳＬＮ層２８及びＳＬＰ
層２９と称す。）を形成する。即ち、先ず、不図示のレ
ジスト膜でＳＬＮ層形成領域上以外の領域を被覆した状
態で基板表層に、例えばリンイオンをおよそ１２０Ｋｅ
Ｖの加速電圧で、１．５×１０12／ｃｍ2の注入条件で
イオン注入して前記ＬＮ層２６に連なるＳＬＮ層２８を
形成する。その後、レジスト膜（ＰＲ）でＳＬＰ層形成
領域上以外の領域を被覆した状態で基板表層に、例えば
ニフッ化ボロンイオン（49ＢＦ2 +）をおよそ１４０Ｋｅ
Ｖの加速電圧で、２．５×１０12／ｃｍ2の注入条件で
イオン注入して前記ＬＰ層２７に連なるＳＬＰ層２９を
形成する。尚、前記ＬＮ層２６と前記ＳＬＮ層２８また
は前記ＬＰ層２７と前記ＳＬＰ層２９の不純物濃度は、
ほぼ同等であるか、どちらか一方が高くなるように設定
されている。
【００２５】更に、図４において、レジスト膜をマスク
にして高濃度のＮ型及びＰ型のソース・ドレイン層（以
下、Ｎ＋層３０、Ｐ＋層３１と称す。）を形成する。即
ち、先ず、不図示のレジスト膜でＮ＋層形成領域上以外
の領域を被覆した状態で基板表層に、例えばリンイオン
をおよそ８０ＫｅＶの加速電圧で、２×１０15／ｃｍ 2
の注入条件でイオン注入してＮ＋層３０を形成する。そ
の後、レジスト膜（ＰＲ）でＰ＋層形成領域上以外の領
域を被覆した状態で基板表層に、例えばニフッ化ボロン
イオンをおよそ１４０ＫｅＶの加速電圧で、２×１０15
／ｃｍ2の注入条件でイオン注入してＰ＋層３１を形成
する。
にして高濃度のＮ型及びＰ型のソース・ドレイン層（以
下、Ｎ＋層３０、Ｐ＋層３１と称す。）を形成する。即
ち、先ず、不図示のレジスト膜でＮ＋層形成領域上以外
の領域を被覆した状態で基板表層に、例えばリンイオン
をおよそ８０ＫｅＶの加速電圧で、２×１０15／ｃｍ 2
の注入条件でイオン注入してＮ＋層３０を形成する。そ
の後、レジスト膜（ＰＲ）でＰ＋層形成領域上以外の領
域を被覆した状態で基板表層に、例えばニフッ化ボロン
イオンをおよそ１４０ＫｅＶの加速電圧で、２×１０15
／ｃｍ2の注入条件でイオン注入してＰ＋層３１を形成
する。
【００２６】次に、図５において、前記ＳＬＮ層２８及
びＳＬＰ層２９の形成用のマスク開口径（図３参照）よ
りも細い開口径を有するレジスト膜をマスクにして前記
ＬＮ層２６に連なるＳＬＮ層２８の中央部及び前記ＬＰ
層２７に連なるＳＬＰ層２９の中央部にそれぞれ逆導電
型の不純物をイオン注入することで、当該ＳＬＮ層２８
及びＳＬＰ層２９を分断するＰ型ボディ層３２及びＮ型
ボディ層３３を形成する。即ち、先ず、不図示のレジス
ト膜でＰ型層形成領域上以外の領域を被覆した状態で基
板表層に、例えばニフッ化ボロンイオンをおよそ１２０
ＫｅＶの加速電圧で、５×１０12／ｃｍ2の注入条件で
イオン注入してＰ型ボディ層３２を形成する。その後、
レジスト膜（ＰＲ）でＮ型層形成領域上以外の領域を被
覆した状態で基板表層に、例えばリンイオンをおよそ１
９０ＫｅＶの加速電圧で、５×１０12／ｃｍ2の注入条
件でイオン注入してＮ型ボディ層３３を形成する。尚、
上記図３〜図５に示すイオン注入工程に関する作業工程
順は、適宜変更可能なものであり、前記Ｐ型ボディ層３
２及びＮ型ボディ層３３の表層部にチャネルが構成され
る。
びＳＬＰ層２９の形成用のマスク開口径（図３参照）よ
りも細い開口径を有するレジスト膜をマスクにして前記
ＬＮ層２６に連なるＳＬＮ層２８の中央部及び前記ＬＰ
層２７に連なるＳＬＰ層２９の中央部にそれぞれ逆導電
型の不純物をイオン注入することで、当該ＳＬＮ層２８
及びＳＬＰ層２９を分断するＰ型ボディ層３２及びＮ型
ボディ層３３を形成する。即ち、先ず、不図示のレジス
ト膜でＰ型層形成領域上以外の領域を被覆した状態で基
板表層に、例えばニフッ化ボロンイオンをおよそ１２０
ＫｅＶの加速電圧で、５×１０12／ｃｍ2の注入条件で
イオン注入してＰ型ボディ層３２を形成する。その後、
レジスト膜（ＰＲ）でＮ型層形成領域上以外の領域を被
覆した状態で基板表層に、例えばリンイオンをおよそ１
９０ＫｅＶの加速電圧で、５×１０12／ｃｍ2の注入条
件でイオン注入してＮ型ボディ層３３を形成する。尚、
上記図３〜図５に示すイオン注入工程に関する作業工程
順は、適宜変更可能なものであり、前記Ｐ型ボディ層３
２及びＮ型ボディ層３３の表層部にチャネルが構成され
る。
【００２７】更に、図６において、前記通常耐圧用の微
細化Ｎチャネル型及びＰチャネル型ＭＯＳトランジスタ
形成領域の基板（Ｐ型ウエル２２）内に第２のＰ型ウエ
ル（ＳＰＷ）３４及び第２のＮ型ウエル（ＳＮＷ）３５
を形成する。
細化Ｎチャネル型及びＰチャネル型ＭＯＳトランジスタ
形成領域の基板（Ｐ型ウエル２２）内に第２のＰ型ウエ
ル（ＳＰＷ）３４及び第２のＮ型ウエル（ＳＮＷ）３５
を形成する。
【００２８】即ち、前記通常耐圧のＮチャネル型ＭＯＳ
トランジスタ形成領域上に開口を有する不図示のレジス
ト膜をマスクにして前記Ｐ型ウエル２２内に、例えばボ
ロンイオンをおよそ１９０ＫｅＶの加速電圧で、１．５
×１０13／ｃｍ2の第１の注入条件でイオン注入後、同
じくボロンイオンをおよそ５０ＫｅＶの加速電圧で、
２．６×１０12／ｃｍ2の第２の注入条件でイオン注入
して、第２のＰ型ウエル３４を形成する。また、前記通
常耐圧用のＰチャネル型ＭＯＳトランジスタ形成領域上
に開口を有するレジスト膜（ＰＲ）をマスクにして前記
Ｐ型ウエル２２内に例えばリンイオンをおよそ３８０Ｋ
ｅＶの加速電圧で、１．５×１０13／ｃｍ 2の注入条件
でイオン注入して、第２のＮ型ウエル３５を形成する。
尚、３８０ＫｅＶ程度の高加速電圧発生装置が無い場合
には、２価のリンイオンをおよそ１９０ＫｅＶの加速電
圧で、１．５×１０13／ｃｍ2の注入条件でイオン注入
するダブルチャージ方式でも良い。続いてリンイオンを
およそ１４０ＫｅＶの加速電圧で、４．０×１０12／ｃ
ｍ2の注入条件でイオン注入する。
トランジスタ形成領域上に開口を有する不図示のレジス
ト膜をマスクにして前記Ｐ型ウエル２２内に、例えばボ
ロンイオンをおよそ１９０ＫｅＶの加速電圧で、１．５
×１０13／ｃｍ2の第１の注入条件でイオン注入後、同
じくボロンイオンをおよそ５０ＫｅＶの加速電圧で、
２．６×１０12／ｃｍ2の第２の注入条件でイオン注入
して、第２のＰ型ウエル３４を形成する。また、前記通
常耐圧用のＰチャネル型ＭＯＳトランジスタ形成領域上
に開口を有するレジスト膜（ＰＲ）をマスクにして前記
Ｐ型ウエル２２内に例えばリンイオンをおよそ３８０Ｋ
ｅＶの加速電圧で、１．５×１０13／ｃｍ 2の注入条件
でイオン注入して、第２のＮ型ウエル３５を形成する。
尚、３８０ＫｅＶ程度の高加速電圧発生装置が無い場合
には、２価のリンイオンをおよそ１９０ＫｅＶの加速電
圧で、１．５×１０13／ｃｍ2の注入条件でイオン注入
するダブルチャージ方式でも良い。続いてリンイオンを
およそ１４０ＫｅＶの加速電圧で、４．０×１０12／ｃ
ｍ2の注入条件でイオン注入する。
【００２９】次に、通常耐圧用のＮチャネル型及びＰチ
ャネル型ＭＯＳトランジスタ形成領域上とレベルシフタ
用のＮチャネル型ＭＯＳトランジスタ形成領域上の前記
ゲート酸化膜２５を除去した後に、図７に示すように、
この領域上に新たに所望の膜厚のゲート酸化膜を形成す
る。
ャネル型ＭＯＳトランジスタ形成領域上とレベルシフタ
用のＮチャネル型ＭＯＳトランジスタ形成領域上の前記
ゲート酸化膜２５を除去した後に、図７に示すように、
この領域上に新たに所望の膜厚のゲート酸化膜を形成す
る。
【００３０】即ち、先ず、全面にレベルシフタ用のＮチ
ャネル型ＭＯＳトランジスタ用におよそ１４ｎｍ程度
（この段階では、およそ７ｎｍ程度であるが、後述する
通常耐圧用のゲート酸化膜形成時に膜厚が増大する。）
のゲート酸化膜３６を熱酸化により形成する。続いて、
通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトラ
ンジスタ形成領域上に形成された前記レベルシフタ用の
Ｎチャネル型ＭＯＳトランジスタのゲート酸化膜３６を
除去した後に、この領域に通常耐圧用の薄いゲート酸化
膜３７（およそ７ｎｍ程度）を熱酸化により形成する。
ャネル型ＭＯＳトランジスタ用におよそ１４ｎｍ程度
（この段階では、およそ７ｎｍ程度であるが、後述する
通常耐圧用のゲート酸化膜形成時に膜厚が増大する。）
のゲート酸化膜３６を熱酸化により形成する。続いて、
通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳトラ
ンジスタ形成領域上に形成された前記レベルシフタ用の
Ｎチャネル型ＭＯＳトランジスタのゲート酸化膜３６を
除去した後に、この領域に通常耐圧用の薄いゲート酸化
膜３７（およそ７ｎｍ程度）を熱酸化により形成する。
【００３１】続いて、図８において、全面におよそ１０
０ｎｍ程度のポリシリコン膜を形成し、このポリシリコ
ン膜にＰＯＣｌ3を熱拡散源として熱拡散し導電化した
後に、このポリシリコン膜上におよそ１００ｎｍ程度の
タングステンシリサイド膜、更にはおよそ１５０ｎｍ程
度のＳｉＯ2膜を積層し、不図示のレジスト膜を用いて
パターニングして各ＭＯＳトランジスタ用のゲート電極
３８Ａ，３８Ｂ，３８Ｃ，３８Ｄ，３８Ｅ，３８Ｆ，３
８Ｇを形成する。尚、前記ＳｉＯ2膜は、パターニング
時のハードマスクとして働く。
０ｎｍ程度のポリシリコン膜を形成し、このポリシリコ
ン膜にＰＯＣｌ3を熱拡散源として熱拡散し導電化した
後に、このポリシリコン膜上におよそ１００ｎｍ程度の
タングステンシリサイド膜、更にはおよそ１５０ｎｍ程
度のＳｉＯ2膜を積層し、不図示のレジスト膜を用いて
パターニングして各ＭＯＳトランジスタ用のゲート電極
３８Ａ，３８Ｂ，３８Ｃ，３８Ｄ，３８Ｅ，３８Ｆ，３
８Ｇを形成する。尚、前記ＳｉＯ2膜は、パターニング
時のハードマスクとして働く。
【００３２】続いて、図９において、前記通常耐圧用の
Ｎチャネル型及びＰチャネル型ＭＯＳトランジスタ用に
低濃度のソース・ドレイン層を形成する。
Ｎチャネル型及びＰチャネル型ＭＯＳトランジスタ用に
低濃度のソース・ドレイン層を形成する。
【００３３】即ち、先ず、通常耐圧用のＮチャネル型Ｍ
ＯＳトランジスタ用の低濃度ソース・ドレイン層形成領
域上以外の領域を被覆する不図示のレジスト膜をマスク
にして、例えばリンイオンをおよそ２０ＫｅＶの加速電
圧で、６．２×１０13／ｃｍ 2の注入条件でイオン注入
して、低濃度のＮ−型ソース・ドレイン層３９を形成す
る。また、通常耐圧用のＰチャネル型ＭＯＳトランジス
タ用の低濃度ソース・ドレイン層形成領域上以外の領域
を被覆するレジスト膜（ＰＲ）をマスクにして、例えば
ニフッ化ボロンイオンをおよそ２０ＫｅＶの加速電圧
で、２×１０13／ｃｍ2の注入条件でイオン注入して、
低濃度のＰ−型ソース・ドレイン層４０を形成する。
ＯＳトランジスタ用の低濃度ソース・ドレイン層形成領
域上以外の領域を被覆する不図示のレジスト膜をマスク
にして、例えばリンイオンをおよそ２０ＫｅＶの加速電
圧で、６．２×１０13／ｃｍ 2の注入条件でイオン注入
して、低濃度のＮ−型ソース・ドレイン層３９を形成す
る。また、通常耐圧用のＰチャネル型ＭＯＳトランジス
タ用の低濃度ソース・ドレイン層形成領域上以外の領域
を被覆するレジスト膜（ＰＲ）をマスクにして、例えば
ニフッ化ボロンイオンをおよそ２０ＫｅＶの加速電圧
で、２×１０13／ｃｍ2の注入条件でイオン注入して、
低濃度のＰ−型ソース・ドレイン層４０を形成する。
【００３４】更に、図１０において、全面に前記ゲート
電極３８Ａ，３８Ｂ，３８Ｃ，３８Ｄ，３８Ｅ，３８
Ｆ，３８Ｇを被覆するようにおよそ２５０ｎｍ程度のＴ
ＥＯＳ膜４１をＬＰＣＶＤ法により形成し、前記通常耐
圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジス
タ形成領域上に開口を有するレジスト膜（ＰＲ）をマス
クにして前記ＴＥＯＳ膜４１を異方性エッチングする。
これにより、図１０に示すように前記ゲート電極３８
Ａ，３８Ｂの両側壁部にサイドウォールスペーサ膜４１
Ａが形成され、前記レジスト膜（ＰＲ）で被覆された領
域にはＴＥＯＳ膜４１がそのまま残る。
電極３８Ａ，３８Ｂ，３８Ｃ，３８Ｄ，３８Ｅ，３８
Ｆ，３８Ｇを被覆するようにおよそ２５０ｎｍ程度のＴ
ＥＯＳ膜４１をＬＰＣＶＤ法により形成し、前記通常耐
圧用のＮチャネル型及びＰチャネル型ＭＯＳトランジス
タ形成領域上に開口を有するレジスト膜（ＰＲ）をマス
クにして前記ＴＥＯＳ膜４１を異方性エッチングする。
これにより、図１０に示すように前記ゲート電極３８
Ａ，３８Ｂの両側壁部にサイドウォールスペーサ膜４１
Ａが形成され、前記レジスト膜（ＰＲ）で被覆された領
域にはＴＥＯＳ膜４１がそのまま残る。
【００３５】そして、前記ゲート電極３８Ａとサイドウ
ォールスペーサ膜４１Ａ並びに、前記ゲート電極３８Ｂ
とサイドウォールスペーサ膜４１Ａをマスクにして、前
記通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳト
ランジスタ用に高濃度のソース・ドレイン層を形成す
る。
ォールスペーサ膜４１Ａ並びに、前記ゲート電極３８Ｂ
とサイドウォールスペーサ膜４１Ａをマスクにして、前
記通常耐圧用のＮチャネル型及びＰチャネル型ＭＯＳト
ランジスタ用に高濃度のソース・ドレイン層を形成す
る。
【００３６】即ち、通常耐圧用のＮチャネル型ＭＯＳト
ランジスタ用の高濃度ソース・ドレイン層形成領域上以
外の領域を被覆する不図示のレジスト膜をマスクにし
て、例えばヒ素イオンをおよそ１００ＫｅＶの加速電圧
で、５×１０15／ｃｍ2の注入条件でイオン注入して、
高濃度のＮ＋型ソース・ドレイン層４２を形成する。ま
た、通常耐圧用のＰチャネル型ＭＯＳトランジスタ用の
高濃度ソース・ドレイン層形成領域上以外の領域を被覆
する不図示のレジスト膜をマスクにして、例えばニフッ
化ボロンイオンをおよそ４０ＫｅＶの加速電圧で、２×
１０15／ｃｍ2の注入条件でイオン注入して、高濃度の
Ｐ＋型ソース・ドレイン層４３を形成する。
ランジスタ用の高濃度ソース・ドレイン層形成領域上以
外の領域を被覆する不図示のレジスト膜をマスクにし
て、例えばヒ素イオンをおよそ１００ＫｅＶの加速電圧
で、５×１０15／ｃｍ2の注入条件でイオン注入して、
高濃度のＮ＋型ソース・ドレイン層４２を形成する。ま
た、通常耐圧用のＰチャネル型ＭＯＳトランジスタ用の
高濃度ソース・ドレイン層形成領域上以外の領域を被覆
する不図示のレジスト膜をマスクにして、例えばニフッ
化ボロンイオンをおよそ４０ＫｅＶの加速電圧で、２×
１０15／ｃｍ2の注入条件でイオン注入して、高濃度の
Ｐ＋型ソース・ドレイン層４３を形成する。
【００３７】以下、全面にＴＥＯＳ膜及びＢＰＳＧ膜等
からなるおよそ６００ｎｍ程度の層間絶縁膜４５を形成
した後に、前記各高濃度のソース・ドレイン層３０，３
１，４２，４３にコンタクト接続する金属配線層４８を
形成することで、前記液晶駆動用ドライバを構成する通
常耐圧用のＮチャネル型ＭＯＳトランジスタ及びＰチャ
ネル型ＭＯＳトランジスタ、レベルシフタ用のＮチャネ
ル型ＭＯＳトランジスタ、高耐圧用のＮチャネル型ＭＯ
Ｓトランジスタ及びＰチャネル型ＭＯＳトランジスタ，
低オン抵抗化が図られた高耐圧用のＮチャネル型ＳＬＥ
ＤＭＯＳトランジスタ及びＰチャネル型ＳＬＥＤＭＯＳ
トランジスタが完成する（図１１参照）。
からなるおよそ６００ｎｍ程度の層間絶縁膜４５を形成
した後に、前記各高濃度のソース・ドレイン層３０，３
１，４２，４３にコンタクト接続する金属配線層４８を
形成することで、前記液晶駆動用ドライバを構成する通
常耐圧用のＮチャネル型ＭＯＳトランジスタ及びＰチャ
ネル型ＭＯＳトランジスタ、レベルシフタ用のＮチャネ
ル型ＭＯＳトランジスタ、高耐圧用のＮチャネル型ＭＯ
Ｓトランジスタ及びＰチャネル型ＭＯＳトランジスタ，
低オン抵抗化が図られた高耐圧用のＮチャネル型ＳＬＥ
ＤＭＯＳトランジスタ及びＰチャネル型ＳＬＥＤＭＯＳ
トランジスタが完成する（図１１参照）。
【００３８】ここで、本発明の特徴は、前記各ソース・
ドレイン層３０，３１，４２，４３に金属配線層４８を
コンタクト接続するためのコンタクト部の構成及びその
形成方法にある。
ドレイン層３０，３１，４２，４３に金属配線層４８を
コンタクト接続するためのコンタクト部の構成及びその
形成方法にある。
【００３９】以下、本発明のコンタクト部の構成につい
て図１１を参照しながら説明する。尚、図１１では各Ｎ
チャネル型の通常耐圧のＭＯＳトランジスタ（Ａ）、高
耐圧ＭＯＳトランジスタ（Ｂ）及びＳＬＥＤＭＯＳトラ
ンジスタ（Ｃ）を例示して説明するが、各Ｐチャネル型
の通常耐圧のＭＯＳトランジスタ、高耐圧ＭＯＳトラン
ジスタ及びＳＬＥＤＭＯＳトランジスタに関しても同様
である。
て図１１を参照しながら説明する。尚、図１１では各Ｎ
チャネル型の通常耐圧のＭＯＳトランジスタ（Ａ）、高
耐圧ＭＯＳトランジスタ（Ｂ）及びＳＬＥＤＭＯＳトラ
ンジスタ（Ｃ）を例示して説明するが、各Ｐチャネル型
の通常耐圧のＭＯＳトランジスタ、高耐圧ＭＯＳトラン
ジスタ及びＳＬＥＤＭＯＳトランジスタに関しても同様
である。
【００４０】本発明では、図１１に示すように層間絶縁
膜４５に前記ソース・ドレイン層３０，４２にコンタク
トするコンタクト孔４６を形成し、このコンタクト孔４
６内に例えばタングステン膜等の導電性を有する膜を埋
め込むことでプラグコンタクト部４７を形成し、このプ
ラグコンタクト部４７上にＡｌ膜等から成る金属配線層
４８を形成し、ソース・ドレイン電極を形成している。
膜４５に前記ソース・ドレイン層３０，４２にコンタク
トするコンタクト孔４６を形成し、このコンタクト孔４
６内に例えばタングステン膜等の導電性を有する膜を埋
め込むことでプラグコンタクト部４７を形成し、このプ
ラグコンタクト部４７上にＡｌ膜等から成る金属配線層
４８を形成し、ソース・ドレイン電極を形成している。
【００４１】このとき、液晶駆動用ドライバを構成する
各種トランジスタ別にプラグコンタクト部４７の配置を
異ならせている。本実施形態では、少なくとも通常耐圧
のＭＯＳトランジスタ（Ａ）のソース・ドレイン層４２
に対してはプラグコンタクト部４７を１列に配置させ、
高耐圧ＭＯＳトランジスタ（Ｂ）及びＳＬＥＤＭＯＳト
ランジスタ（Ｃ）のソース・ドレイン層３０に対しては
複数列（例えば、２列）にプラグコンタクト部４７を配
置させている（図１２参照）。
各種トランジスタ別にプラグコンタクト部４７の配置を
異ならせている。本実施形態では、少なくとも通常耐圧
のＭＯＳトランジスタ（Ａ）のソース・ドレイン層４２
に対してはプラグコンタクト部４７を１列に配置させ、
高耐圧ＭＯＳトランジスタ（Ｂ）及びＳＬＥＤＭＯＳト
ランジスタ（Ｃ）のソース・ドレイン層３０に対しては
複数列（例えば、２列）にプラグコンタクト部４７を配
置させている（図１２参照）。
【００４２】このため本発明では、プラグコンタクト部
４７の数を増加させることによりコンタクト抵抗の低減
化が図れ、トランジスタのオン抵抗を低下させることが
できる。
４７の数を増加させることによりコンタクト抵抗の低減
化が図れ、トランジスタのオン抵抗を低下させることが
できる。
【００４３】このように本発明では、各種トランジスタ
を有し、デザインルールにおける最小寸法でコンタクト
孔を形成するものにおいて、各トランジスタ毎に最適な
コンタクト数を設定し、配置させることで、コンタクト
抵抗の低減化が図れ、トランジスタのオン抵抗を低下さ
せることができる。
を有し、デザインルールにおける最小寸法でコンタクト
孔を形成するものにおいて、各トランジスタ毎に最適な
コンタクト数を設定し、配置させることで、コンタクト
抵抗の低減化が図れ、トランジスタのオン抵抗を低下さ
せることができる。
【００４４】また、タングステン膜に限らずポリシリコ
ン膜等を埋め込むものであっても良く、更には導電膜を
エッチバックすることでコンタクト孔４６内に埋め込む
代わりに、エッチバックしないでそのまま配線としても
良い。
ン膜等を埋め込むものであっても良く、更には導電膜を
エッチバックすることでコンタクト孔４６内に埋め込む
代わりに、エッチバックしないでそのまま配線としても
良い。
【００４５】尚、本実施形態では、通常耐圧のＭＯＳト
ランジスタに対してはプラグコンタクト部４７を１列配
置させているが、当該通常耐圧のＭＯＳトランジスタに
おいてもプラグコンタクト部４７を複数列配置させるも
のであっても良く、例えば、電源パッドに近い箇所に配
置される通常耐圧のＭＯＳトランジスタではプラグコン
タクト部４７を複数列配置させることで信頼性が向上
し、また“Ｈ”、“Ｌ”信号を伝達するだけのものであ
ればプラグコンタクト部４７を１列配置させる構成で十
分である。
ランジスタに対してはプラグコンタクト部４７を１列配
置させているが、当該通常耐圧のＭＯＳトランジスタに
おいてもプラグコンタクト部４７を複数列配置させるも
のであっても良く、例えば、電源パッドに近い箇所に配
置される通常耐圧のＭＯＳトランジスタではプラグコン
タクト部４７を複数列配置させることで信頼性が向上
し、また“Ｈ”、“Ｌ”信号を伝達するだけのものであ
ればプラグコンタクト部４７を１列配置させる構成で十
分である。
【００４６】また、本実施形態ではソース・ドレイン層
にコンタクト接続するためのコンタクト部に対して説明
しているが、本発明はこれに限定されるものではなく、
下層配線と上層配線とを接続するためのコンタクト部に
おいても適用可能なものであり、特にＳＬＥＤＭＯＳト
ランジスタのように高耐圧化と低オン抵抗化が図られた
ものでは、下層配線と上層配線（例えば、本プロセスは
３層配線構造であるため、２層配線と３層配線）とをコ
ンタクト接続するためのコンタクト部にも適用すること
で、より低抵抗化が図れる。
にコンタクト接続するためのコンタクト部に対して説明
しているが、本発明はこれに限定されるものではなく、
下層配線と上層配線とを接続するためのコンタクト部に
おいても適用可能なものであり、特にＳＬＥＤＭＯＳト
ランジスタのように高耐圧化と低オン抵抗化が図られた
ものでは、下層配線と上層配線（例えば、本プロセスは
３層配線構造であるため、２層配線と３層配線）とをコ
ンタクト接続するためのコンタクト部にも適用すること
で、より低抵抗化が図れる。
【００４７】
【発明の効果】本発明によれば、コンタクト部の数を増
加させることによりコンタクト抵抗の低減化が図れ、ト
ランジスタのオン抵抗を低下させることができる。
加させることによりコンタクト抵抗の低減化が図れ、ト
ランジスタのオン抵抗を低下させることができる。
【００４８】また、本発明では各種トランジスタを有
し、デザインルールにおける最小寸法でコンタクト孔を
形成するものにおいて、各トランジスタ毎に最適なコン
タクト数を設定し、配置させることで、コンタクト抵抗
の低減化が図れ、トランジスタのオン抵抗を低下させる
ことができる。
し、デザインルールにおける最小寸法でコンタクト孔を
形成するものにおいて、各トランジスタ毎に最適なコン
タクト数を設定し、配置させることで、コンタクト抵抗
の低減化が図れ、トランジスタのオン抵抗を低下させる
ことができる。
【００４９】更に、ソース・ドレイン層にコンタクト接
続するためのコンタクト部に限らず、下層配線と上層配
線とを接続するためのコンタクト部においても適用する
ことで、より低抵抗化が図れる。
続するためのコンタクト部に限らず、下層配線と上層配
線とを接続するためのコンタクト部においても適用する
ことで、より低抵抗化が図れる。
【図１】本発明の一実施形態の半導体記憶装置の製造方
法を示す断面図である。
法を示す断面図である。
【図２】本発明の一実施形態の半導体記憶装置の製造方
法を示す断面図である。
法を示す断面図である。
【図３】本発明の一実施形態の半導体記憶装置の製造方
法を示す断面図である。
法を示す断面図である。
【図４】本発明の一実施形態の半導体記憶装置の製造方
法を示す断面図である。
法を示す断面図である。
【図５】本発明の一実施形態の半導体記憶装置の製造方
法を示す断面図である。
法を示す断面図である。
【図６】本発明の一実施形態の半導体記憶装置の製造方
法を示す断面図である。
法を示す断面図である。
【図７】本発明の一実施形態の半導体記憶装置の製造方
法を示す断面図である。
法を示す断面図である。
【図８】本発明の一実施形態の半導体記憶装置の製造方
法を示す断面図である。
法を示す断面図である。
【図９】本発明の一実施形態の半導体記憶装置の製造方
法を示す断面図である。
法を示す断面図である。
【図１０】本発明の一実施形態の半導体記憶装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図１１】本発明の一実施形態の半導体記憶装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図１２】本発明の一実施形態の半導体記憶装置の製造
方法を示す平面図である。
方法を示す平面図である。
【図１３】従来の半導体装置の製造方法を示す断面図で
ある。
ある。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 27/08 ３２１Ｄ 21/336 ３２１Ｅ 29/50 Ｕ 29/78 ３０１Ｘ ３０１Ｙ Ｆターム(参考） 4M104 BB01 BB02 BB18 CC01 CC05 DD04 DD16 DD19 DD63 DD71 EE08 EE14 EE15 FF14 GG09 GG10 GG14 GG18 HH00 HH15 5F033 HH04 HH08 HH19 HH28 JJ01 JJ04 JJ08 JJ19 KK01 KK04 KK08 KK19 LL04 MM07 NN34 QQ08 QQ09 QQ16 QQ28 QQ31 RR02 RR15 SS04 SS13 TT02 TT08 XX08 XX09 5F048 AA00 AA09 AB03 AC03 BA01 BA19 BB06 BB08 BB12 BB16 BC06 BD04 BE03 BF02 BF03 BF07 BF16 BG12 5F140 AA10 AB03 BA01 BB13 BC06 BE07 BF04 BF11 BF18 BG08 BG12 BG39 BG52 BG53 BH15 BH17 BJ01 BJ07 BJ27 BJ28 BK02 BK13 BK21 CA03 CB01 CB08 CC07 CC15
Claims (17)
- 【請求項１】 半導体基板上にトランジスタを形成して
成る半導体装置において、 下層と上層をコンタクト接続するためのコンタクト部が
複数列に配置されていることを特徴とする半導体装置。 - 【請求項２】 半導体基板上に第１のトランジスタ及び
第２のトランジスタを形成して成る半導体装置におい
て、 前記第１のトランジスタと前記第２のトランジスタとに
おける下層と上層をコンタクト接続するためのコンタク
ト部の形成数が異なることを特徴とする半導体装置。 - 【請求項３】 半導体基板上に第１のトランジスタ及び
第２のトランジスタを形成して成る半導体装置におい
て、 前記第１のトランジスタでは下層と上層をコンタクト接
続するためのコンタクト部が１列に配置され、 前記第２のトランジスタでは下層と上層をコンタクト接
続するためのコンタクト部が複数列に配置されているこ
とを特徴とする半導体装置。 - 【請求項４】 前記第２のトランジスタがゲート電極に
隣接するようにソース・ドレイン層を有し、当該ゲート
電極下方にチャネルを構成する半導体層が形成されてい
ることを特徴とする請求項２または請求項３のいずれか
に記載の半導体装置。 - 【請求項５】 前記第２のトランジスタのゲート電極下
方には、前記ソース・ドレイン層に連なり、前記半導体
層に接するように当該ソース・ドレイン層と同一導電型
の低濃度層が形成されていることを特徴とする請求項４
に記載の半導体装置。 - 【請求項６】 前記第２のトランジスタのゲート電極下
方には、前記ソース・ドレイン層に連なり、前記半導体
層に接するように当該ソース・ドレイン層と同一導電型
の低濃度層が前記半導体表層に浅く拡張形成されている
ことを特徴とする請求項４に記載の半導体装置。 - 【請求項７】 前記コンタクト部が、ソース・ドレイン
層にコンタクト接続するためのものであることを特徴と
する請求項１から請求項６のいずれかに記載の半導体装
置。 - 【請求項８】 前記コンタクト部が、下層配線と上層配
線にコンタクト接続するためのものであることを特徴と
する請求項１から請求項６のいずれかに記載の半導体装
置。 - 【請求項９】 前記コンタクト部には、導電性を有する
膜が埋め込まれていることを特徴とする請求項１から請
求項８のいずれかに記載の半導体装置。 - 【請求項１０】 一導電型の半導体内に形成される低濃
度の逆導電型ソース・ドレイン層と、 前記低濃度の逆導電型ソース・ドレイン層内に形成され
る高濃度の逆導電型ソース・ドレイン層と、 前記半導体上にゲート酸化膜を介して形成されるゲート
電極と、 前記ゲート電極下方に形成され、前記ソース・ドレイン
層間に位置するチャネルを構成する一導電型半導体層
と、 前記ソース・ドレイン層にコンタクトする複数配列され
たコンタクト部と、 前記コンタクト部を介して前記ソース・ドレイン層にコ
ンタクト接続するソース・ドレイン電極とを具備したこ
とを特徴とする半導体装置。 - 【請求項１１】 半導体基板上にトランジスタを形成し
て成る半導体装置の製造方法において、 下層と上層をコンタクト接続するためのコンタクト部を
複数列に形成することを特徴とする半導体装置の製造方
法。 - 【請求項１２】 半導体基板上に第１のトランジスタ及
び第２のトランジスタを形成して成る半導体装置の製造
方法において、 前記第１のトランジスタと前記第２のトランジスタとに
おける下層と上層をコンタクト接続するためのコンタク
ト部の形成数が異なるように形成することを特徴とする
半導体装置の製造方法。 - 【請求項１３】 半導体基板上に第１のトランジスタ及
び第２のトランジスタを形成して成る半導体装置の製造
方法において、 前記第１のトランジスタでは下層と上層をコンタクト接
続するためのコンタクト部を１列に配置し、 前記第２のトランジスタでは下層と上層をコンタクト接
続するためのコンタクト部を複数列に配置することを特
徴とする半導体装置の製造方法。 - 【請求項１４】 前記コンタクト部が、ソース・ドレイ
ン層にコンタクト接続するためのものであることを特徴
とする請求項１１から請求項１３のいずれかに記載の半
導体装置の製造方法。 - 【請求項１５】 前記コンタクト部が、下層配線と上層
配線にコンタクト接続するためのものであることを特徴
とする請求項１１から請求項１３のいずれかに記載の半
導体装置の製造方法。 - 【請求項１６】 一導電型の半導体上にゲート酸化膜を
介してゲート電極が形成されて成る半導体装置の製造方
法において、 前記半導体内に逆導電型不純物をイオン注入して低濃度
の逆導電型ソース・ドレイン層を形成する工程と、 逆導電型不純物をイオン注入することで前記低濃度の逆
導電型ソース・ドレイン層に連なる低濃度の逆導電型層
を形成する工程と、 逆導電型不純物をイオン注入することで前記低濃度の逆
導電型ソース・ドレイン層内に高濃度の逆導電型ソース
・ドレイン層を形成する工程と、 一導電型不純物をイオン注入することで前記ゲート電極
下方に前記逆導電型層を分断する一導電型ボディ層を形
成する工程と、 前記ゲート電極を被覆する層間絶縁膜を介して前記ソー
ス・ドレイン層にコンタクト接続するためのコンタクト
部を複数列形成する工程とを具備したことを特徴とする
半導体装置の製造方法。 - 【請求項１７】 前記コンタクト部には、導電性を有す
る膜を埋め込み形成することを特徴とする請求項１１か
ら請求項１６のいずれかに記載の半導体装置の製造方
法。
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