JP2001118997A - Ｓｏｉ構造を有する半導体素子及びその製造方法 - Google Patents
Ｓｏｉ構造を有する半導体素子及びその製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
(57)【要約】
【課題】 ダイオードまたはウェル抵抗素子などとして
用いられる拡散領域の側面において現れる接合漏洩電流
発生を最小化して半導体素子の動作特性の向上を図り得
るSOI構造を有する半導体素子及びその製造方法を提供
すること。 【解決手段】 拡散領域，をスペーサ１２４ａを用
いて濃度勾配の異なる二重接合構造、例えば、P-層１２
０がP+層１３４を囲む構造又はN-層１１４がN+層１２８
を囲む構造にし、しかも前記スペーサ１２４ａを用いて
シリサイド層１３８は高濃度不純物層、即ち、P+層１３
４又はN+層１２８の表面のみに形成されるようにする。
これにより、シリサイド層１３８の側面から拡散領域
、の側面までの距離を充分に確保する。
用いられる拡散領域の側面において現れる接合漏洩電流
発生を最小化して半導体素子の動作特性の向上を図り得
るSOI構造を有する半導体素子及びその製造方法を提供
すること。 【解決手段】 拡散領域，をスペーサ１２４ａを用
いて濃度勾配の異なる二重接合構造、例えば、P-層１２
０がP+層１３４を囲む構造又はN-層１１４がN+層１２８
を囲む構造にし、しかも前記スペーサ１２４ａを用いて
シリサイド層１３８は高濃度不純物層、即ち、P+層１３
４又はN+層１２８の表面のみに形成されるようにする。
これにより、シリサイド層１３８の側面から拡散領域
、の側面までの距離を充分に確保する。
Description
【０００１】
【発明の属する技術分野】本発明は、SOI(silicon on i
nsulator)構造を有する半導体素子及びその製造方法に
係るもので、特に、ダイオードまたはウェル抵抗素子な
どに用いられる拡散領域の側面において現れる接合漏洩
電流発生を最小化して半導体素子の動作特性の向上を図
り得るSOI構造を有する半導体素子及びその製造方法に
関する。
nsulator)構造を有する半導体素子及びその製造方法に
係るもので、特に、ダイオードまたはウェル抵抗素子な
どに用いられる拡散領域の側面において現れる接合漏洩
電流発生を最小化して半導体素子の動作特性の向上を図
り得るSOI構造を有する半導体素子及びその製造方法に
関する。
【０００２】
【従来の技術】最近、絶縁層上に単結晶シリコン層を形
成し、そのシリコン層上に単位素子を集積するSOI技術
が注目を浴びている。これはこの技術を適用して半導体
素子(SOI素子)を製造する場合、素子駆動の時に寄生キ
ャパシタンスを減らすことができて、通常のシリコン素
子に比べスピードの向上と電力節減を図り得るためであ
る。
成し、そのシリコン層上に単位素子を集積するSOI技術
が注目を浴びている。これはこの技術を適用して半導体
素子(SOI素子)を製造する場合、素子駆動の時に寄生キ
ャパシタンスを減らすことができて、通常のシリコン素
子に比べスピードの向上と電力節減を図り得るためであ
る。
【０００３】しかし、前記SOI素子は、シリコン基板と
上層部の単位素子が絶縁層（BOX(Buried Oxide)層とい
う）により完全に分離される構造の特性上、SOI基板上
に電子回路集積の時にダイオードのような単位素子をラ
テラルデバイスの形態に具現するしかできず、かつ集積
回路のようにウェル構造をレジスタなどの素子として使
用するには制約が伴う。それで、ESD(Electro Static D
ischarge)回路などで一般に使用されるダイオードをSOI
基板上に製造しようとすると、前記ダイオードはバーチ
カルNPN（或いはPNP）構造にするしかできないため特に
多くの難しさが発生する。
上層部の単位素子が絶縁層（BOX(Buried Oxide)層とい
う）により完全に分離される構造の特性上、SOI基板上
に電子回路集積の時にダイオードのような単位素子をラ
テラルデバイスの形態に具現するしかできず、かつ集積
回路のようにウェル構造をレジスタなどの素子として使
用するには制約が伴う。それで、ESD(Electro Static D
ischarge)回路などで一般に使用されるダイオードをSOI
基板上に製造しようとすると、前記ダイオードはバーチ
カルNPN（或いはPNP）構造にするしかできないため特に
多くの難しさが発生する。
【０００４】バーチカルNPN（又はPNP）ダイオード構造
をラテラルNPN及びPNP構造に代えると、その電流駆動能
力が約1/2以下の水準に落ちる。これを挽回するために
は端子素子（ダイオード）のサイズをほぼ２倍以上に大
きくしなければならなく、このように単位素子のサイズ
を大きくする場合、製作に必要な面積も２倍確保すべき
であるため、集積回路の高集積化の面で不利になる。
をラテラルNPN及びPNP構造に代えると、その電流駆動能
力が約1/2以下の水準に落ちる。これを挽回するために
は端子素子（ダイオード）のサイズをほぼ２倍以上に大
きくしなければならなく、このように単位素子のサイズ
を大きくする場合、製作に必要な面積も２倍確保すべき
であるため、集積回路の高集積化の面で不利になる。
【０００５】そこで、現在は通常の半導体製造時のよう
な構造及び面積内にこれらの単位素子を具現するため、
ESD回路のNPN（或いはPNP）ダイオード及びウェル構造
のレジスタをラテラル構造にせず、上部シリコン層とBO
X層を所定部分だけ選択食刻して下部シリコン層内にこ
れらを形成する方式によりSOI素子を製造している。
な構造及び面積内にこれらの単位素子を具現するため、
ESD回路のNPN（或いはPNP）ダイオード及びウェル構造
のレジスタをラテラル構造にせず、上部シリコン層とBO
X層を所定部分だけ選択食刻して下部シリコン層内にこ
れらを形成する方式によりSOI素子を製造している。
【０００６】図１は、前記方法に基づき製造された従来
のSOI素子構造を示した断面図である。ここでは、一例
としてダイオードを具備したSOI素子について説明す
る。図１に示したように、従来のSOI素子は、P型半導体
基板10a上に絶縁層10bを介して表面シリコン層10cが形
成されるように構成されたSOI基板10において、前記表
面シリコン層10c内の所定部分（素子分離領域）には底
面が前記絶縁層10bと接するように素子隔離膜12が形成
され、前記表面シリコン層10c上の所定部分にはゲート
絶縁膜14を介してゲート電極16が形成され、このゲート
電極16の両側壁には絶縁材質のスペーサ20が形成され、
前記ゲート電極16の両エッジ外側の表面シリコン層10c
内には底面が絶縁層10bと接するようにソース/ドレイン
領域22が形成され、前記ゲート電極16の一側には半導体
基板10a内に形成されたNウェル24のアクティブ領域が所
定部分だけ露出されるように表面シリコン層10cと絶縁
層10bを貫通する第１凹溝部g1が形成され、この第１凹
溝部g1底面のNウェル24内にはP+型の第１拡散領域26が
形成され、この第１拡散領域26の一側にはこれと隣接し
た半導体基板10ａ上のアクティブ領域が所定部分だけ露
出されるように表面シリコン層10cと絶縁層10bを貫通し
て第２凹溝部g2が形成され、この第２凹溝部g2下方の半
導体基板10a内にはN+型の第２拡散領域28が形成され、
これら結果物上には第１及び第２拡散領域26,28の表面
が所定部分露出されるように複数のコンタクトホールh
が具備された層間絶縁層30が形成され、この層間絶縁層
30上にはコンタクトホールhを通して第１及び第２拡散
領域26,28と個別的に接続される金属配線32が形成され
るように素子が設計されていることがわかる。図中、未
説明の符号18はゲート電極あるいは拡散領域とコンタク
ト配線の抵抗を低くする目的で形成したシリサイド層を
示す。
のSOI素子構造を示した断面図である。ここでは、一例
としてダイオードを具備したSOI素子について説明す
る。図１に示したように、従来のSOI素子は、P型半導体
基板10a上に絶縁層10bを介して表面シリコン層10cが形
成されるように構成されたSOI基板10において、前記表
面シリコン層10c内の所定部分（素子分離領域）には底
面が前記絶縁層10bと接するように素子隔離膜12が形成
され、前記表面シリコン層10c上の所定部分にはゲート
絶縁膜14を介してゲート電極16が形成され、このゲート
電極16の両側壁には絶縁材質のスペーサ20が形成され、
前記ゲート電極16の両エッジ外側の表面シリコン層10c
内には底面が絶縁層10bと接するようにソース/ドレイン
領域22が形成され、前記ゲート電極16の一側には半導体
基板10a内に形成されたNウェル24のアクティブ領域が所
定部分だけ露出されるように表面シリコン層10cと絶縁
層10bを貫通する第１凹溝部g1が形成され、この第１凹
溝部g1底面のNウェル24内にはP+型の第１拡散領域26が
形成され、この第１拡散領域26の一側にはこれと隣接し
た半導体基板10ａ上のアクティブ領域が所定部分だけ露
出されるように表面シリコン層10cと絶縁層10bを貫通し
て第２凹溝部g2が形成され、この第２凹溝部g2下方の半
導体基板10a内にはN+型の第２拡散領域28が形成され、
これら結果物上には第１及び第２拡散領域26,28の表面
が所定部分露出されるように複数のコンタクトホールh
が具備された層間絶縁層30が形成され、この層間絶縁層
30上にはコンタクトホールhを通して第１及び第２拡散
領域26,28と個別的に接続される金属配線32が形成され
るように素子が設計されていることがわかる。図中、未
説明の符号18はゲート電極あるいは拡散領域とコンタク
ト配線の抵抗を低くする目的で形成したシリサイド層を
示す。
【０００７】従って、この場合、絶縁層10bと素子隔離
膜12により囲まれた表面シリコン層10bがトランジスタ
のチャンネル領域として用いられ、第１拡散領域26とN
ウェル24はP+/Nダイオードをなし、第２拡散領域28とP
型シリコン基板10aはN+/Pダイオードをなす。
膜12により囲まれた表面シリコン層10bがトランジスタ
のチャンネル領域として用いられ、第１拡散領域26とN
ウェル24はP+/Nダイオードをなし、第２拡散領域28とP
型シリコン基板10aはN+/Pダイオードをなす。
【０００８】
【発明が解決しようとする課題】しかし、前記構造を有
するようにSOI素子を製造する場合、素子の設計のとき
に次のような問題が発生する。シリサイド層18は、通
常、膜界面が均一に形成されずに不均一な形状を有する
ように製造されるため、膜形成が完了すると、拡散領域
26,28上方の両エッジ部（図１で符号Iで示した部分）に
おいてシリサイド層18と拡散領域26,28間の間隔l1が部
分的に狭くなる可能性が大きくなる。これらの間の間隔
が狭くなる場合、この部分における接合漏洩電流が増加
して、順方向でない逆方向のときにもP型半導体基板10a
側に電流が流れるという問題が発生する。
するようにSOI素子を製造する場合、素子の設計のとき
に次のような問題が発生する。シリサイド層18は、通
常、膜界面が均一に形成されずに不均一な形状を有する
ように製造されるため、膜形成が完了すると、拡散領域
26,28上方の両エッジ部（図１で符号Iで示した部分）に
おいてシリサイド層18と拡散領域26,28間の間隔l1が部
分的に狭くなる可能性が大きくなる。これらの間の間隔
が狭くなる場合、この部分における接合漏洩電流が増加
して、順方向でない逆方向のときにもP型半導体基板10a
側に電流が流れるという問題が発生する。
【０００９】このような問題が発生すると、逆方向ダイ
オードの特性低下のため素子の駆動のときに特性が低下
する結果が招来され、甚だしくなる場合は符号Iで示し
た部分で拡散領域26,28とシリサイド層18が接して、第
１拡散領域26とNウェル24間或いは第２拡散領域28と半
導体基板10a間にショートが誘発される。その結果、第
１及び第２拡散領域26,28がダイオードの役割をしない
動作不良が惹起されてしまう。したがって、これに対す
る改善策が至急に要求されている。
オードの特性低下のため素子の駆動のときに特性が低下
する結果が招来され、甚だしくなる場合は符号Iで示し
た部分で拡散領域26,28とシリサイド層18が接して、第
１拡散領域26とNウェル24間或いは第２拡散領域28と半
導体基板10a間にショートが誘発される。その結果、第
１及び第２拡散領域26,28がダイオードの役割をしない
動作不良が惹起されてしまう。したがって、これに対す
る改善策が至急に要求されている。
【００１０】本発明は上記の点に鑑みてなされたもの
で、第１目的は、SOI素子の設計の時にダイオード（或
いは、ウェル抵抗素子）として用いられる拡散領域をス
ペーサを用いて濃度勾配の異なる二重接合構造（例え
ば、P-層がP+層を囲む構造又はN-層がN+層を囲む構造）
にし、シリサイド層は前記スペーサにより高濃度不純物
層、即ち、P+層又はN+層の表面のみに形成されるように
して、シリサイド層の側面から拡散領域の側面までの距
離を充分に確保することにより、接合漏洩電流発生に起
因して惹起される半導体素子の動作特性低下を防ぎ得る
SOI構造を有する半導体素子及びその製造方法を提供す
ることにある。
で、第１目的は、SOI素子の設計の時にダイオード（或
いは、ウェル抵抗素子）として用いられる拡散領域をス
ペーサを用いて濃度勾配の異なる二重接合構造（例え
ば、P-層がP+層を囲む構造又はN-層がN+層を囲む構造）
にし、シリサイド層は前記スペーサにより高濃度不純物
層、即ち、P+層又はN+層の表面のみに形成されるように
して、シリサイド層の側面から拡散領域の側面までの距
離を充分に確保することにより、接合漏洩電流発生に起
因して惹起される半導体素子の動作特性低下を防ぎ得る
SOI構造を有する半導体素子及びその製造方法を提供す
ることにある。
【００１１】さらに、本発明の第２目的は、SOI素子の
設計のときにダイオード（或いはウェル抵抗素子）とし
て用いられる拡散領域を単一接合構造にし、スペーサを
用いて前記拡散領域表面側に形成されるシリサイド層の
形成範囲を制限して、シリサイド層側面から拡散領域側
面までの距離を充分に確保することにより、接合漏洩電
流の発生に起因して惹起される半導体素子の動作特性の
低下を防ぎ得るSOI構造を有する半導体素子及びその製
造方法を提供することにある。
設計のときにダイオード（或いはウェル抵抗素子）とし
て用いられる拡散領域を単一接合構造にし、スペーサを
用いて前記拡散領域表面側に形成されるシリサイド層の
形成範囲を制限して、シリサイド層側面から拡散領域側
面までの距離を充分に確保することにより、接合漏洩電
流の発生に起因して惹起される半導体素子の動作特性の
低下を防ぎ得るSOI構造を有する半導体素子及びその製
造方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明の第１のSOI構造
を有する半導体素子は、半導体基板と、この半導体基板
上に絶縁層を介して形成された表面シリコン層と、前記
半導体基板の表面が所定部分だけ露出されるように前記
表面シリコン層と前記絶縁層が食刻されて形成された凹
溝部と、この凹溝部の両側壁に形成されたスペーサと、
前記凹溝部下方の前記基板内に形成された拡散領域と、
前記スペーサ間の前記拡散領域上に形成されたシリサイ
ド層とからなることを特徴とする。
を有する半導体素子は、半導体基板と、この半導体基板
上に絶縁層を介して形成された表面シリコン層と、前記
半導体基板の表面が所定部分だけ露出されるように前記
表面シリコン層と前記絶縁層が食刻されて形成された凹
溝部と、この凹溝部の両側壁に形成されたスペーサと、
前記凹溝部下方の前記基板内に形成された拡散領域と、
前記スペーサ間の前記拡散領域上に形成されたシリサイ
ド層とからなることを特徴とする。
【００１３】本発明の第２のSOI構造を有する半導体素
子は、第１導電型の半導体基板と、この半導体基板上に
絶縁層を介して形成された表面シリコン層と、この表面
シリコン層内の所定部分に形成された素子隔離膜と、前
記表面シリコン層上に形成され、中央部にはゲート電極
が置かれ、その両側壁にはスペーサが置かれ、このスペ
ーサの両エッジ外側の前記表面シリコン層内部にはソー
ス/ドレイン領域が形成された構造のトランジスタと、
このトランジスタの一側に配置され、前記半導体基板内
に形成された第２導電型のウェル表面が所定部分だけ露
出されるように前記表面シリコン層内の前記素子隔離膜
と前記絶縁層が食刻されて形成された凹溝部と、この凹
溝部の両側壁に形成されたスペーサと、前記凹溝部下方
の前記第２導電型ウェル内に形成された第１導電型のダ
イオード拡散領域と、前記ゲート電極の上面と前記ソー
ス/ドレイン領域の表面露出部及び前記スペーサ間の前
記ダイオード拡散領域上にそれぞれ形成されたシリサイ
ド層とからなることを特徴とする。
子は、第１導電型の半導体基板と、この半導体基板上に
絶縁層を介して形成された表面シリコン層と、この表面
シリコン層内の所定部分に形成された素子隔離膜と、前
記表面シリコン層上に形成され、中央部にはゲート電極
が置かれ、その両側壁にはスペーサが置かれ、このスペ
ーサの両エッジ外側の前記表面シリコン層内部にはソー
ス/ドレイン領域が形成された構造のトランジスタと、
このトランジスタの一側に配置され、前記半導体基板内
に形成された第２導電型のウェル表面が所定部分だけ露
出されるように前記表面シリコン層内の前記素子隔離膜
と前記絶縁層が食刻されて形成された凹溝部と、この凹
溝部の両側壁に形成されたスペーサと、前記凹溝部下方
の前記第２導電型ウェル内に形成された第１導電型のダ
イオード拡散領域と、前記ゲート電極の上面と前記ソー
ス/ドレイン領域の表面露出部及び前記スペーサ間の前
記ダイオード拡散領域上にそれぞれ形成されたシリサイ
ド層とからなることを特徴とする。
【００１４】本発明の第１のSOI構造を有する半導体素
子の製造方法は、トランジスタを具備したSOI素子の製
造方法において、半導体基板上に絶縁層を介して表面シ
リコン層を形成する段階と、前記表面シリコン層内の所
定部分に素子隔離膜を形成する段階と、前記半導体基板
表面が所定部分だけ露出されるように前記表面シリコン
層内の前記素子隔離膜と前記絶縁層を順次食刻して凹溝
部を形成する段階と、前記凹溝部底面の前記基板内に低
濃度不純物層を形成する段階と、前記凹溝部の両側壁に
スペーサを形成する段階と、前記凹溝部底面の前記低濃
度不純物層内に前記不純物層と同一タイプの高濃度不純
物層を形成して、二重接合構造の拡散領域を形成する段
階と、前記スペーサ間の前記拡散領域表面に自己整合的
にシリサイド層を形成する段階とからなることを特徴と
する。
子の製造方法は、トランジスタを具備したSOI素子の製
造方法において、半導体基板上に絶縁層を介して表面シ
リコン層を形成する段階と、前記表面シリコン層内の所
定部分に素子隔離膜を形成する段階と、前記半導体基板
表面が所定部分だけ露出されるように前記表面シリコン
層内の前記素子隔離膜と前記絶縁層を順次食刻して凹溝
部を形成する段階と、前記凹溝部底面の前記基板内に低
濃度不純物層を形成する段階と、前記凹溝部の両側壁に
スペーサを形成する段階と、前記凹溝部底面の前記低濃
度不純物層内に前記不純物層と同一タイプの高濃度不純
物層を形成して、二重接合構造の拡散領域を形成する段
階と、前記スペーサ間の前記拡散領域表面に自己整合的
にシリサイド層を形成する段階とからなることを特徴と
する。
【００１５】本発明の第２のSOI構造を有する半導体素
子の製造方法は、トランジスタを具備したSOI素子の製
造方法において、半導体基板上に絶縁層を介して表面シ
リコン層を形成する段階と、前記表面シリコン層内の所
定部分に素子隔離膜を形成する段階と、前記半導体基板
表面が所定部分だけ露出されるように前記表面シリコン
層内の前記素子隔離膜と前記絶縁層を順次食刻して凹溝
部を形成する段階と、前記凹溝部底面の前記基板内に高
濃度不純物層の単一接合構造の拡散領域を形成する段階
と、前記凹溝部の両側壁にスペーサを形成する段階と、
前記スペーサ間の前記拡散領域表面に自己整合的にシリ
サイド層を形成する段階とからなることを特徴とする。
子の製造方法は、トランジスタを具備したSOI素子の製
造方法において、半導体基板上に絶縁層を介して表面シ
リコン層を形成する段階と、前記表面シリコン層内の所
定部分に素子隔離膜を形成する段階と、前記半導体基板
表面が所定部分だけ露出されるように前記表面シリコン
層内の前記素子隔離膜と前記絶縁層を順次食刻して凹溝
部を形成する段階と、前記凹溝部底面の前記基板内に高
濃度不純物層の単一接合構造の拡散領域を形成する段階
と、前記凹溝部の両側壁にスペーサを形成する段階と、
前記スペーサ間の前記拡散領域表面に自己整合的にシリ
サイド層を形成する段階とからなることを特徴とする。
【００１６】本発明の第３のSOI構造を有する半導体素
子の製造方法は、第１導電型の半導体基板上に絶縁層を
介して表面シリコン層を形成する段階と、前記表面シリ
コン層内の所定部分に素子隔離膜を形成する段階と、ト
ランジスタ形成部のみに選択的に第２導電型の不純物を
イオン注入して前記表面シリコン層の内部所定部分を第
２導電型の不純物でドーピングすると同時に、前記半導
体基板内には第２導電型のウェルを形成する段階と、不
純物がドーピングされた前記表面シリコン層上にゲート
絶縁膜を介してゲート電極を形成する段階と、ダイオー
ド形成部を限定するマスクパターンを用いて前記ゲート
電極一側の前記第２導電型ウェル表面が所定部分だけ露
出されるように前記表面シリコン層内の前記素子隔離膜
と前記絶縁層を順次食刻して凹溝部を形成する段階と、
トランジスタ形成部のみに選択的に第１導電型の低濃度
不純物をイオン注入して前記ゲート電極両エッジ外側の
前記表面シリコン層内にLDD領域を形成し、同時に前記
凹溝部底面の第２導電型ウェル内に低濃度不純物層を形
成する段階と、前記ゲート電極の両側壁と前記凹溝部の
両側壁にスペーサを形成する段階と、トランジスタ形成
部のみに選択的に高濃度第１導電型の不純物をイオン注
入して前記ゲート電極両エッジ外側の前記表面シリコン
層内にLDD構造のソース/ドレイン領域を形成し、同時に
前記凹溝部底面の前記第２導電型ウェル内には前記第１
導電型の低濃度不純物層が同一タイプの高濃度不純物層
を囲む二重接合構造のダイオード拡散領域を形成する段
階と、前記ゲート電極を含めた前記ソース/ドレイン領
域の表面露出部と前記スペーサ間の前記ダイオード拡散
領域表面に自己整合的にシリサイド層を形成する段階と
からなることを特徴とする。
子の製造方法は、第１導電型の半導体基板上に絶縁層を
介して表面シリコン層を形成する段階と、前記表面シリ
コン層内の所定部分に素子隔離膜を形成する段階と、ト
ランジスタ形成部のみに選択的に第２導電型の不純物を
イオン注入して前記表面シリコン層の内部所定部分を第
２導電型の不純物でドーピングすると同時に、前記半導
体基板内には第２導電型のウェルを形成する段階と、不
純物がドーピングされた前記表面シリコン層上にゲート
絶縁膜を介してゲート電極を形成する段階と、ダイオー
ド形成部を限定するマスクパターンを用いて前記ゲート
電極一側の前記第２導電型ウェル表面が所定部分だけ露
出されるように前記表面シリコン層内の前記素子隔離膜
と前記絶縁層を順次食刻して凹溝部を形成する段階と、
トランジスタ形成部のみに選択的に第１導電型の低濃度
不純物をイオン注入して前記ゲート電極両エッジ外側の
前記表面シリコン層内にLDD領域を形成し、同時に前記
凹溝部底面の第２導電型ウェル内に低濃度不純物層を形
成する段階と、前記ゲート電極の両側壁と前記凹溝部の
両側壁にスペーサを形成する段階と、トランジスタ形成
部のみに選択的に高濃度第１導電型の不純物をイオン注
入して前記ゲート電極両エッジ外側の前記表面シリコン
層内にLDD構造のソース/ドレイン領域を形成し、同時に
前記凹溝部底面の前記第２導電型ウェル内には前記第１
導電型の低濃度不純物層が同一タイプの高濃度不純物層
を囲む二重接合構造のダイオード拡散領域を形成する段
階と、前記ゲート電極を含めた前記ソース/ドレイン領
域の表面露出部と前記スペーサ間の前記ダイオード拡散
領域表面に自己整合的にシリサイド層を形成する段階と
からなることを特徴とする。
【００１７】本発明の第４のSOI構造を有する半導体素
子の製造方法は、第１導電型の半導体基板上に絶縁層を
介して表面シリコン層を形成する段階と、前記表面シリ
コン層内の所定部分に素子隔離膜を形成する段階と、ト
ランジスタ形成部のみに選択的に第２導電型の不純物を
イオン注入して前記表面シリコン層内部所定部分を第２
導電型の不純物でドーピングすると同時に、前記半導体
基板内には第２導電型ウェルを形成する段階と、不純物
がドーピングされた前記表面シリコン層上にゲート絶縁
膜を介してゲート電極を形成する段階と、トランジスタ
形成部のみに選択的に第１導電型の低濃度不純物をイオ
ン注入して前記ゲート電極両エッジ外側の前記表面シリ
コン層内にLDD領域を形成する段階と、前記ゲート電極
の両側壁に第１スペーサを形成する段階と、ダイオード
形成部を限定するマスクパターンを用いて前記ゲート電
極の一側の前記第２導電型ウェル表面が所定部分だけ露
出されるように前記表面シリコン層内の前記素子隔離膜
と前記絶縁層を順次食刻して凹溝部を形成する段階と、
トランジスタ形成部のみに選択的に第１導電型の高濃度
不純物をイオン注入して前記ゲート電極両エッジ外側の
前記表面シリコン層内にLDD構造のソース/ドレイン領域
を形成し、同時に前記凹溝部底面の前記第２導電型ウェ
ル内に単一接合構造のダイオード拡散領域を形成する段
階と、前記第１スペーサの外郭面と前記凹溝部の両側壁
に第２スペーサを形成する段階と、前記ゲート電極を含
めた前記ソース/ドレイン領域の表面露出部と前記第２
スペーサ間の前記ダイオード拡散領域表面に自己整合的
にシリサイド層を形成する段階とからなることを特徴と
する。
子の製造方法は、第１導電型の半導体基板上に絶縁層を
介して表面シリコン層を形成する段階と、前記表面シリ
コン層内の所定部分に素子隔離膜を形成する段階と、ト
ランジスタ形成部のみに選択的に第２導電型の不純物を
イオン注入して前記表面シリコン層内部所定部分を第２
導電型の不純物でドーピングすると同時に、前記半導体
基板内には第２導電型ウェルを形成する段階と、不純物
がドーピングされた前記表面シリコン層上にゲート絶縁
膜を介してゲート電極を形成する段階と、トランジスタ
形成部のみに選択的に第１導電型の低濃度不純物をイオ
ン注入して前記ゲート電極両エッジ外側の前記表面シリ
コン層内にLDD領域を形成する段階と、前記ゲート電極
の両側壁に第１スペーサを形成する段階と、ダイオード
形成部を限定するマスクパターンを用いて前記ゲート電
極の一側の前記第２導電型ウェル表面が所定部分だけ露
出されるように前記表面シリコン層内の前記素子隔離膜
と前記絶縁層を順次食刻して凹溝部を形成する段階と、
トランジスタ形成部のみに選択的に第１導電型の高濃度
不純物をイオン注入して前記ゲート電極両エッジ外側の
前記表面シリコン層内にLDD構造のソース/ドレイン領域
を形成し、同時に前記凹溝部底面の前記第２導電型ウェ
ル内に単一接合構造のダイオード拡散領域を形成する段
階と、前記第１スペーサの外郭面と前記凹溝部の両側壁
に第２スペーサを形成する段階と、前記ゲート電極を含
めた前記ソース/ドレイン領域の表面露出部と前記第２
スペーサ間の前記ダイオード拡散領域表面に自己整合的
にシリサイド層を形成する段階とからなることを特徴と
する。
【００１８】以上のように本発明では、拡散領域上でシ
リサイド層が形成される部分がスペーサの間の空間に限
定されるようにする。その結果、シリサイド層の側面か
ら拡散領域側面までの距離を既存よりも充分に大きく確
保できるようになるので、拡散領域の両側面で発生する
漏洩電流を最小化して、素子駆動の時に逆方向ダイオー
ド特性の低下を防止できる。
リサイド層が形成される部分がスペーサの間の空間に限
定されるようにする。その結果、シリサイド層の側面か
ら拡散領域側面までの距離を既存よりも充分に大きく確
保できるようになるので、拡散領域の両側面で発生する
漏洩電流を最小化して、素子駆動の時に逆方向ダイオー
ド特性の低下を防止できる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図２は、本発明の第１実施
形態のSOI素子を示した図である。これを参照してその
断面構造を説明するが、、ここではその一例としてダイ
オードを有するSOI素子について説明する。図２に示す
ように、本発明の第１実施形態に係るSOI素子は、P型半
導体基板100a上に絶縁層100bを介して表面シリコン層10
0cが形成されるように構成されたSOI基板100において、
前記表面シリコン層100c内の所定部分（素子分離領域）
には底面が前記絶縁層100bと接するように素子隔離膜10
2が形成され、前記表面シリコン層100c上の所定部分に
はゲート絶縁膜106を介してポリシリコン材質のゲート
電極108が形成され、このゲート電極108の両側壁には第
1及び第２酸化層110,122を介して絶縁材質のスペーサ12
4aが形成され、前記ゲート電極108両エッジ外側の表面
シリコン層100c内部にはLDD領域１１８を有し、底面が
絶縁層100bと接するようにLDD構造のソース/ドレイン領
域132が形成され、前記ゲート電極108の一側には半導体
基板100a内に形成されたNウェル104表面が所定部分だけ
露出されるように素子隔離膜102と絶縁層100bが食刻さ
れて形成された第１凹溝部g1が設けられ、この第１凹溝
部g1の一側には半導体基板100a表面が所定部分だけ露出
されるように素子隔離膜102と絶縁層100bが食刻されて
形成された第２凹溝部g2が設けられ、これら第１及び第
２凹溝部g1,g2の両側壁には絶縁材質のスペーサ124aが
形成され、前記第１凹溝部g1底面のNウェル104内にはP-
層（低濃度P型不純物層）120がP+層（高濃度P型不純物
層）134を囲む二重接合構造の第１拡散領域が形成さ
れ、前記第２凹溝部g2底面の半導体基板100a内にはN-層
（低濃度N型不純物層）114がN+層（高濃度N型不純物
層）128を囲む二重接合構造の第２拡散領域が形成さ
れ、前記ゲート電極108を含めるソース/ドレイン領域13
2の表面露出部と前記スペーサ124aとの間の第１及び第
２拡散領域上にはシリサイド層138が形成され、こ
れら結果物上には第１及び第２拡散領域上のシリサ
イド層138表面が所定部分だけ露出されるように複数の
コンタクトホールhが具備された層間絶縁層140が形成さ
れ、この層間絶縁層140上にはコンタクトホールを通し
てこれらの単位素子と個別的に接続される複数の金属配
線142が形成されるように構成される。
て図面を参照して説明する。図２は、本発明の第１実施
形態のSOI素子を示した図である。これを参照してその
断面構造を説明するが、、ここではその一例としてダイ
オードを有するSOI素子について説明する。図２に示す
ように、本発明の第１実施形態に係るSOI素子は、P型半
導体基板100a上に絶縁層100bを介して表面シリコン層10
0cが形成されるように構成されたSOI基板100において、
前記表面シリコン層100c内の所定部分（素子分離領域）
には底面が前記絶縁層100bと接するように素子隔離膜10
2が形成され、前記表面シリコン層100c上の所定部分に
はゲート絶縁膜106を介してポリシリコン材質のゲート
電極108が形成され、このゲート電極108の両側壁には第
1及び第２酸化層110,122を介して絶縁材質のスペーサ12
4aが形成され、前記ゲート電極108両エッジ外側の表面
シリコン層100c内部にはLDD領域１１８を有し、底面が
絶縁層100bと接するようにLDD構造のソース/ドレイン領
域132が形成され、前記ゲート電極108の一側には半導体
基板100a内に形成されたNウェル104表面が所定部分だけ
露出されるように素子隔離膜102と絶縁層100bが食刻さ
れて形成された第１凹溝部g1が設けられ、この第１凹溝
部g1の一側には半導体基板100a表面が所定部分だけ露出
されるように素子隔離膜102と絶縁層100bが食刻されて
形成された第２凹溝部g2が設けられ、これら第１及び第
２凹溝部g1,g2の両側壁には絶縁材質のスペーサ124aが
形成され、前記第１凹溝部g1底面のNウェル104内にはP-
層（低濃度P型不純物層）120がP+層（高濃度P型不純物
層）134を囲む二重接合構造の第１拡散領域が形成さ
れ、前記第２凹溝部g2底面の半導体基板100a内にはN-層
（低濃度N型不純物層）114がN+層（高濃度N型不純物
層）128を囲む二重接合構造の第２拡散領域が形成さ
れ、前記ゲート電極108を含めるソース/ドレイン領域13
2の表面露出部と前記スペーサ124aとの間の第１及び第
２拡散領域上にはシリサイド層138が形成され、こ
れら結果物上には第１及び第２拡散領域上のシリサ
イド層138表面が所定部分だけ露出されるように複数の
コンタクトホールhが具備された層間絶縁層140が形成さ
れ、この層間絶縁層140上にはコンタクトホールを通し
てこれらの単位素子と個別的に接続される複数の金属配
線142が形成されるように構成される。
【００２０】したがって、この場合は絶縁層100bと素子
隔離膜102により囲まれた表面シリコン層100cがPMOSト
ランジスタのチャンネル領域として用いられ、二重接合
構造の第１拡散領域とNウェル104がP/Nダイオードを
なし、二重接合構造の第２拡散領域とP型半導体基板1
00aがN/Pダイオードをなす。
隔離膜102により囲まれた表面シリコン層100cがPMOSト
ランジスタのチャンネル領域として用いられ、二重接合
構造の第１拡散領域とNウェル104がP/Nダイオードを
なし、二重接合構造の第２拡散領域とP型半導体基板1
00aがN/Pダイオードをなす。
【００２１】図２は、一例として、半導体基板100a内に
Nウェル104だけが形成された場合に限って図示されてい
るが、前記構造は第２凹溝部g2下段の半導体基板100a内
にもPウェルがさらに具備されるようにして、第２拡散
領域が半導体基板100aの代わりにPウェル内に形成さ
れるように素子を構成するか、又は、Pウェルの形成な
しにNウェル104と第２拡散領域との間の半導体基板10
0a内に前記Nウェル104と接するようにP型不純物ドーピ
ング領域がさらに具備されるように素子を構成すること
ができる。場合によっては、第1及び第２拡散領域
間の絶縁特性を強化させる目的で、前記二つの要素（P
ウェルとP型不純物ドーピング領域）が全て具備される
ように素子を設計することもできる。
Nウェル104だけが形成された場合に限って図示されてい
るが、前記構造は第２凹溝部g2下段の半導体基板100a内
にもPウェルがさらに具備されるようにして、第２拡散
領域が半導体基板100aの代わりにPウェル内に形成さ
れるように素子を構成するか、又は、Pウェルの形成な
しにNウェル104と第２拡散領域との間の半導体基板10
0a内に前記Nウェル104と接するようにP型不純物ドーピ
ング領域がさらに具備されるように素子を構成すること
ができる。場合によっては、第1及び第２拡散領域
間の絶縁特性を強化させる目的で、前記二つの要素（P
ウェルとP型不純物ドーピング領域）が全て具備される
ように素子を設計することもできる。
【００２２】図３乃至図１５には、前記構造のSOI素子
の製造方法を示した工程順序図が提示される。これを参
照してその製造方法を具体的に説明する。図３に示すよ
うに、P型半導体基板100a上に酸化膜材質の絶縁層100b
が形成され、この絶縁層100b上にはP型の表面シリコン
層100cが形成された構造のSOI基板100を準備する。次い
で、素子分離領域として用いられる部分の表面シリコン
層100cを食刻工程により除去し、その結果物の全面に所
定厚さの酸化層を形成した後、CMP法で表面シリコン層1
00cの表面が露出されるまでこれを平坦化して素子隔離
膜102を形成する。このとき、素子隔離膜102は、既に言
及されたトレンチアイソレーション工程の代わりにLOCO
S工程を用いて形成することもできる。
の製造方法を示した工程順序図が提示される。これを参
照してその製造方法を具体的に説明する。図３に示すよ
うに、P型半導体基板100a上に酸化膜材質の絶縁層100b
が形成され、この絶縁層100b上にはP型の表面シリコン
層100cが形成された構造のSOI基板100を準備する。次い
で、素子分離領域として用いられる部分の表面シリコン
層100cを食刻工程により除去し、その結果物の全面に所
定厚さの酸化層を形成した後、CMP法で表面シリコン層1
00cの表面が露出されるまでこれを平坦化して素子隔離
膜102を形成する。このとき、素子隔離膜102は、既に言
及されたトレンチアイソレーション工程の代わりにLOCO
S工程を用いて形成することもできる。
【００２３】次いで、NMOSトランジスタ形成部Bをマス
キングした後、前記結果物上にN型不純物をイオン注入
して、PMOSトランジスタ形成部Aに置かれた表面シリコ
ン層100cの内部をN型不純物でドーピングすると同時
に、その下段の半導体基板100a内にはNウェル104を形成
する。このとき、前記ｎ型不純物のイオン注入は、表面
シリコン層100cと半導体基板100a内に不純物が均一にド
ーピングされるようにするため、2〜3回（表面イオン注
入、ディップイオン注入）に亘って実施される。
キングした後、前記結果物上にN型不純物をイオン注入
して、PMOSトランジスタ形成部Aに置かれた表面シリコ
ン層100cの内部をN型不純物でドーピングすると同時
に、その下段の半導体基板100a内にはNウェル104を形成
する。このとき、前記ｎ型不純物のイオン注入は、表面
シリコン層100cと半導体基板100a内に不純物が均一にド
ーピングされるようにするため、2〜3回（表面イオン注
入、ディップイオン注入）に亘って実施される。
【００２４】ここでは、一例として、半導体基板100a内
にNウェル104だけが形成される場合に限って言及した
が、前記工程はNMOSトランジスタ形成部Bの半導体基板1
00a内に別のPウェルがさらに具備されるように工程を実
施することができ、絶縁特性を強化させる目的でPウェ
ル形成後にフィールドイオン注入工程をさらに施して符
号Mで表示された部分にNウェル104と接する構造のP型不
純物ドーピング領域がさらに形成されるように工程を実
施することもできる。このとき、前記Pウェル形成工程
は次のような方式により実施される。即ち、Nウェル104
形成後にPMOSトランジスタ形成部Aをマスキングし、前
記結果物上にP型不純物をイオン注入してNMOSトランジ
スタ形成部Bに置かれた表面シリコン層100cの内部をP型
不純物でドーピングすると同時に、その下段の半導体基
板100a内にはPウェル（図示せず）を形成する方式によ
り工程が実施される。場合によってはNウェル104の形成
後に直ちにフィールドイオン注入工程を施してPウェル
の代わりにP型不純物のドーピング領域（図示せず）だ
けが形成されるように工程を実施することもできる。
にNウェル104だけが形成される場合に限って言及した
が、前記工程はNMOSトランジスタ形成部Bの半導体基板1
00a内に別のPウェルがさらに具備されるように工程を実
施することができ、絶縁特性を強化させる目的でPウェ
ル形成後にフィールドイオン注入工程をさらに施して符
号Mで表示された部分にNウェル104と接する構造のP型不
純物ドーピング領域がさらに形成されるように工程を実
施することもできる。このとき、前記Pウェル形成工程
は次のような方式により実施される。即ち、Nウェル104
形成後にPMOSトランジスタ形成部Aをマスキングし、前
記結果物上にP型不純物をイオン注入してNMOSトランジ
スタ形成部Bに置かれた表面シリコン層100cの内部をP型
不純物でドーピングすると同時に、その下段の半導体基
板100a内にはPウェル（図示せず）を形成する方式によ
り工程が実施される。場合によってはNウェル104の形成
後に直ちにフィールドイオン注入工程を施してPウェル
の代わりにP型不純物のドーピング領域（図示せず）だ
けが形成されるように工程を実施することもできる。
【００２５】図４に示すように、素子隔離膜102と絶縁
層100bにより囲まれた表面シリコン層100c上にゲート絶
縁膜106を介してポリシリコン材質のゲート電極1108を
形成する。
層100bにより囲まれた表面シリコン層100c上にゲート絶
縁膜106を介してポリシリコン材質のゲート電極1108を
形成する。
【００２６】図５に示すように、ダイオード形成部を限
定するマスクパターンを用いてNウェル104と半導体基板
100a表面がそれぞれ所定部分だけ露出されるように、素
子隔離膜102と絶縁層100bを選択食刻する。その結果、
ゲート電極108の一側には素子隔離膜102を介してNウェ
ル104表面が所定部分だけ露出されるように第１凹溝部g
1が形成され、この第１凹溝部g1の一側には素子隔離膜1
02を介して半導体基板100a表面が所定部分だけ露出され
るように第２凹溝部g2が形成される。
定するマスクパターンを用いてNウェル104と半導体基板
100a表面がそれぞれ所定部分だけ露出されるように、素
子隔離膜102と絶縁層100bを選択食刻する。その結果、
ゲート電極108の一側には素子隔離膜102を介してNウェ
ル104表面が所定部分だけ露出されるように第１凹溝部g
1が形成され、この第１凹溝部g1の一側には素子隔離膜1
02を介して半導体基板100a表面が所定部分だけ露出され
るように第２凹溝部g2が形成される。
【００２７】図６に示すように、熱酸化工程によりゲー
ト電極108と表面シリコン層100cを含めた半導体基板の
表面露出部（例えば、第１凹溝部底面のNウェル104と第
２凹溝部底面の半導体基板100a上）に薄い厚さの第１酸
化層110を形成する。
ト電極108と表面シリコン層100cを含めた半導体基板の
表面露出部（例えば、第１凹溝部底面のNウェル104と第
２凹溝部底面の半導体基板100a上）に薄い厚さの第１酸
化層110を形成する。
【００２８】図７に示すように、それらの結果物上のPM
OSトランジスタ形成部Aに第１感光膜パターン112を形成
し、これをマスクとして前記基板上に低濃度N型不純物
をイオン注入する。その結果、NMOSトランジスタ形成部
Bに置かれたゲート電極（図示せず）両エッジ外側の表
面シリコン層内には底面が絶縁層100bと接する構造のLD
D領域（図示せず）が形成され、前記第２凹溝部g2底面
の半導体基板100a内には低濃度N型不純物層のN-層114が
形成される。
OSトランジスタ形成部Aに第１感光膜パターン112を形成
し、これをマスクとして前記基板上に低濃度N型不純物
をイオン注入する。その結果、NMOSトランジスタ形成部
Bに置かれたゲート電極（図示せず）両エッジ外側の表
面シリコン層内には底面が絶縁層100bと接する構造のLD
D領域（図示せず）が形成され、前記第２凹溝部g2底面
の半導体基板100a内には低濃度N型不純物層のN-層114が
形成される。
【００２９】図８に示すように、第１感光膜パターン11
2を除去し、代りに前記結果物上のNMOSトランジスタ形
成部Bに第２感光膜パターン116を形成した後、これをマ
スクとして前記基板上に低濃度P型不純物をイオン注入
する。その結果、PMOSトランジスタ形成部Aに置かれた
ゲート電極108両エッジ外側の表面シリコン層内には底
面が絶縁層100bと接する構造のLDD領域118が形成され、
前記第１凹溝部g1底面のNウェル104内には低濃度P型不
純物層のP-層120が形成される。
2を除去し、代りに前記結果物上のNMOSトランジスタ形
成部Bに第２感光膜パターン116を形成した後、これをマ
スクとして前記基板上に低濃度P型不純物をイオン注入
する。その結果、PMOSトランジスタ形成部Aに置かれた
ゲート電極108両エッジ外側の表面シリコン層内には底
面が絶縁層100bと接する構造のLDD領域118が形成され、
前記第１凹溝部g1底面のNウェル104内には低濃度P型不
純物層のP-層120が形成される。
【００３０】図９に示すように、ゲート絶縁膜の厚さを
補償すると同時に、以後の乾式食刻過程で惹起される基
板の表面損傷を防ぐため、第１酸化層110上に膜質蒸着
法により薄い厚さの第２酸化層122を形成する。次い
で、前記結果物の全面に所定厚さの絶縁層124を形成す
る。このとき、絶縁層124としては酸化膜、窒化膜の単
層構造、或いはこれらが組み合わせられた積層構造が使
用される。
補償すると同時に、以後の乾式食刻過程で惹起される基
板の表面損傷を防ぐため、第１酸化層110上に膜質蒸着
法により薄い厚さの第２酸化層122を形成する。次い
で、前記結果物の全面に所定厚さの絶縁層124を形成す
る。このとき、絶縁層124としては酸化膜、窒化膜の単
層構造、或いはこれらが組み合わせられた積層構造が使
用される。
【００３１】図１０に示すように、素子隔離膜102の表
面が露出されるまで前記絶縁層124を異方性乾式食刻し
てゲート電極108の両側壁と第1及び第２凹溝部g1,g2の
両側壁にそれぞれ絶縁材質のスペーサ124aを形成する。
この過程で第２酸化層122の一部も食刻されるため、乾
式食刻が完了されると、表面シリコン層100c又は第１及
び第２凹溝部g1,g2の底面上には所定厚さの第１酸化層1
10のみが残存する。
面が露出されるまで前記絶縁層124を異方性乾式食刻し
てゲート電極108の両側壁と第1及び第２凹溝部g1,g2の
両側壁にそれぞれ絶縁材質のスペーサ124aを形成する。
この過程で第２酸化層122の一部も食刻されるため、乾
式食刻が完了されると、表面シリコン層100c又は第１及
び第２凹溝部g1,g2の底面上には所定厚さの第１酸化層1
10のみが残存する。
【００３２】図１１に示すように、前記結果物上のPMOS
トランジスタ形成部Aに第３感光膜パターン126を形成
し、これをマスクとして前記基板上に高濃度N型不純物
をイオン注入して、NMOSトランジスタ形成部Bに置かれ
たゲート電極（図示せず）両エッジ外側の表面シリコン
層内にはLDD構造のソース/ドレイン領域（図示せず）を
形成し、第２凹溝部g2底面のN-層114内には高濃度N型不
純物層のN+層128を形成する。その結果、第２凹溝部g2
底面の半導体基板内にN-層114がN+層128を囲む二重接合
構造の第２拡散領域が形成される。
トランジスタ形成部Aに第３感光膜パターン126を形成
し、これをマスクとして前記基板上に高濃度N型不純物
をイオン注入して、NMOSトランジスタ形成部Bに置かれ
たゲート電極（図示せず）両エッジ外側の表面シリコン
層内にはLDD構造のソース/ドレイン領域（図示せず）を
形成し、第２凹溝部g2底面のN-層114内には高濃度N型不
純物層のN+層128を形成する。その結果、第２凹溝部g2
底面の半導体基板内にN-層114がN+層128を囲む二重接合
構造の第２拡散領域が形成される。
【００３３】図１２に示すように、第３感光膜パターン
126を除去し、代りにそれらの結果物上のNMOSトランジ
スタ形成部Bに第４感光膜パターン130を形成した後、こ
れをマスクとして前記基板上に高濃度P型不純物をイオ
ン注入して、PMOSトランジスタ形成部Aに置かれたゲー
ト電極108両エッジ外側の表面シリコン層100c内にはLDD
構造のソース/ドレイン領域132を形成し、第１凹溝部g1
底面のP-層120内には高濃度P型不純物層のP+層134を形
成する。その結果、第１凹溝部g1底面のNウェル104内に
P-層120がP+層134を囲む二重接合構造の第１拡散領域
が形成される。
126を除去し、代りにそれらの結果物上のNMOSトランジ
スタ形成部Bに第４感光膜パターン130を形成した後、こ
れをマスクとして前記基板上に高濃度P型不純物をイオ
ン注入して、PMOSトランジスタ形成部Aに置かれたゲー
ト電極108両エッジ外側の表面シリコン層100c内にはLDD
構造のソース/ドレイン領域132を形成し、第１凹溝部g1
底面のP-層120内には高濃度P型不純物層のP+層134を形
成する。その結果、第１凹溝部g1底面のNウェル104内に
P-層120がP+層134を囲む二重接合構造の第１拡散領域
が形成される。
【００３４】図１３に示すように、第４感光膜パターン
130を除去し、第１酸化層110の表面露出部を食刻処理し
た後、結果物の全面にCo,Ti,Ni材質の高融点金属136を
形成する。
130を除去し、第１酸化層110の表面露出部を食刻処理し
た後、結果物の全面にCo,Ti,Ni材質の高融点金属136を
形成する。
【００３５】図１４に示すように、前記高融点金属136
を熱処理してゲート電極108の上面、ソース/ドレイン領
域132及び第１,第２凹溝部g1,g2底面のP+層134とN+層12
8上に自己整合的にシリサイド層138を形成し、未反応の
高融点金属136を除去する。このように、ゲート電極108
の上面、ソース/ドレイン領域132及び第１,第２凹溝部g
1,g2底面のP+層134とN+層128上のみに選択的にシリサイ
ド層138が形成されるのは、その他の領域の場合に素子
隔離膜102とスペーサ124aが形成されていて、シリコン
と高融点金属が直接的に反応しないためである。
を熱処理してゲート電極108の上面、ソース/ドレイン領
域132及び第１,第２凹溝部g1,g2底面のP+層134とN+層12
8上に自己整合的にシリサイド層138を形成し、未反応の
高融点金属136を除去する。このように、ゲート電極108
の上面、ソース/ドレイン領域132及び第１,第２凹溝部g
1,g2底面のP+層134とN+層128上のみに選択的にシリサイ
ド層138が形成されるのは、その他の領域の場合に素子
隔離膜102とスペーサ124aが形成されていて、シリコン
と高融点金属が直接的に反応しないためである。
【００３６】図１５に示すように、前記結果物の全面に
層間絶縁層140を形成し、第１及び第２拡散領域上
のシリサイド層138表面がそれぞれ所定部分だけ露出さ
れるように前記絶縁層140を選択食刻して複数のコンタ
クト配線142を形成することにより、全工程を完了す
る。このとき、コンタクト配線142はAl及びCu合金材質
で形成される。
層間絶縁層140を形成し、第１及び第２拡散領域上
のシリサイド層138表面がそれぞれ所定部分だけ露出さ
れるように前記絶縁層140を選択食刻して複数のコンタ
クト配線142を形成することにより、全工程を完了す
る。このとき、コンタクト配線142はAl及びCu合金材質
で形成される。
【００３７】前記工程順序に基づき図２の構造を有する
ようにSOI素子を製造する場合、第１及び第２凹溝部g1,
g2の両側壁に形成されたスペーサ124aのため低濃度不純
物層が高濃度不純物層を囲む二重接合構造を有する第
１,第２拡散領域が形成され、この拡散領域上でシ
リサイド層138が形成される位置も高濃度不純物層のP+
層134とN+層128の上面に制限されるので、拡散領域
上部の両エッジ部（符号IIで示した部分）でシリサイド
層138と拡散領域間の距離l2を既存よりも充分に大きく
確保できるようになる。その結果、第１及び第２拡散領
域の両側面で発生する漏洩電流を最小化するができ
るので、素子の駆動時に逆方向ダイオード特性が低下す
ることを防ぎ、半導体素子の特性向上を図ることができ
る。
ようにSOI素子を製造する場合、第１及び第２凹溝部g1,
g2の両側壁に形成されたスペーサ124aのため低濃度不純
物層が高濃度不純物層を囲む二重接合構造を有する第
１,第２拡散領域が形成され、この拡散領域上でシ
リサイド層138が形成される位置も高濃度不純物層のP+
層134とN+層128の上面に制限されるので、拡散領域
上部の両エッジ部（符号IIで示した部分）でシリサイド
層138と拡散領域間の距離l2を既存よりも充分に大きく
確保できるようになる。その結果、第１及び第２拡散領
域の両側面で発生する漏洩電流を最小化するができ
るので、素子の駆動時に逆方向ダイオード特性が低下す
ることを防ぎ、半導体素子の特性向上を図ることができ
る。
【００３８】図１６は、本発明の第２実施形態で提案し
たSOI素子の構造を示した断面図である。図１６に示し
たSOI素子は、ダイオードとして用いられる第１及び第
２拡散領域134,128が二重接合構造（例えば、P-層がP+
層を囲む構造及びN-層がN+層を囲む構造）の代わりに、
P+層134及びN+層128の単一接合構造であることと、ゲー
ト電極108の両側壁に二重構造のスペーサ124a,124bが形
成されたことを除いては、第１実施形態で提案された素
子と構造が同一であり、同一部分については具体的な説
明は省略する。そして、この例でも、絶縁層100bと素子
隔離膜102により囲まれた表面シリコン層100cがPMOSト
ランジスタのチャンネル領域として用いられ、P+型の第
１拡散領域134とNウェル104はP/Nダイオードをなし、N+
型の第２拡散領域128とP型半導体基板100aはN/Pダイオ
ードをなす。なお、第１実施形態で言及したように、半
導体基板100a内にPウェル及びP型不純物ドーピング領域
がさらに具備されるように素子を設計することができ、
このうち何れか一つが選択的に具備されるように素子を
設計することもできる。
たSOI素子の構造を示した断面図である。図１６に示し
たSOI素子は、ダイオードとして用いられる第１及び第
２拡散領域134,128が二重接合構造（例えば、P-層がP+
層を囲む構造及びN-層がN+層を囲む構造）の代わりに、
P+層134及びN+層128の単一接合構造であることと、ゲー
ト電極108の両側壁に二重構造のスペーサ124a,124bが形
成されたことを除いては、第１実施形態で提案された素
子と構造が同一であり、同一部分については具体的な説
明は省略する。そして、この例でも、絶縁層100bと素子
隔離膜102により囲まれた表面シリコン層100cがPMOSト
ランジスタのチャンネル領域として用いられ、P+型の第
１拡散領域134とNウェル104はP/Nダイオードをなし、N+
型の第２拡散領域128とP型半導体基板100aはN/Pダイオ
ードをなす。なお、第１実施形態で言及したように、半
導体基板100a内にPウェル及びP型不純物ドーピング領域
がさらに具備されるように素子を設計することができ、
このうち何れか一つが選択的に具備されるように素子を
設計することもできる。
【００３９】図１７乃至図２７は、前記構造のSOI素子
の製造方法を示した工程順序図である。これを参照して
その製造方法を具体的に説明する。ここでは便宜上第１
実施形態と同一に工程が行われる部分については簡略に
説明し、第１実施形態と異なる部分を詳細にて説明す
る。
の製造方法を示した工程順序図である。これを参照して
その製造方法を具体的に説明する。ここでは便宜上第１
実施形態と同一に工程が行われる部分については簡略に
説明し、第１実施形態と異なる部分を詳細にて説明す
る。
【００４０】図１７に示すように、P型半導体基板100a
上には絶縁層100bが形成され、この絶縁層100b上にはP
型の表面シリコン層100cが形成された構造のSOI基板100
を準備し、トレンチアイソレーション工程及びLOCOS工
程を用いて前記表面シリコン層100c内の所定部分（素子
分離領域）に素子隔離膜102を形成する。次いで、PMOS
トランジスタ形成部Aのみに選択的にN型不純物をイオン
注入して表面シリコン層100cの一部をN型不純物でドー
ピングすると同時に、その下段の半導体基板100a内には
Nウェル104を形成する。
上には絶縁層100bが形成され、この絶縁層100b上にはP
型の表面シリコン層100cが形成された構造のSOI基板100
を準備し、トレンチアイソレーション工程及びLOCOS工
程を用いて前記表面シリコン層100c内の所定部分（素子
分離領域）に素子隔離膜102を形成する。次いで、PMOS
トランジスタ形成部Aのみに選択的にN型不純物をイオン
注入して表面シリコン層100cの一部をN型不純物でドー
ピングすると同時に、その下段の半導体基板100a内には
Nウェル104を形成する。
【００４１】この場合にもやはり、Nウェル104の形成後
の不純物イオン注入工程をさらに施して、NMOSトランジ
スタ形成部Bの半導体基板100a内にPウェルがさらに具備
されるように工程を実施することができ、さらにこのP
ウェルの形成後にフィールドイオン注入工程をさらに施
して、符号Mで示した部分にNウェル104と接する構造のP
型不純物ドーピング領域がさらに具備されるように工程
を実施することもできる。場合によってはNウェル104の
形成後に直ちにフィールドイオン注入工程を施してPウ
ェルの代わりにP型不純物ドーピング領域（図示せず）
だけが形成されるように工程を実施することもできる。
の不純物イオン注入工程をさらに施して、NMOSトランジ
スタ形成部Bの半導体基板100a内にPウェルがさらに具備
されるように工程を実施することができ、さらにこのP
ウェルの形成後にフィールドイオン注入工程をさらに施
して、符号Mで示した部分にNウェル104と接する構造のP
型不純物ドーピング領域がさらに具備されるように工程
を実施することもできる。場合によってはNウェル104の
形成後に直ちにフィールドイオン注入工程を施してPウ
ェルの代わりにP型不純物ドーピング領域（図示せず）
だけが形成されるように工程を実施することもできる。
【００４２】図１８に示すように、素子隔離膜102と絶
縁層100bにより囲まれた表面シリコン層100c上にゲート
絶縁膜106を介してゲート電極108を形成し、このゲート
電極の表面露出部を含めた表面シリコン層100c上に熱酸
化工程を用いて薄い厚さの第１酸化層110を形成する。
縁層100bにより囲まれた表面シリコン層100c上にゲート
絶縁膜106を介してゲート電極108を形成し、このゲート
電極の表面露出部を含めた表面シリコン層100c上に熱酸
化工程を用いて薄い厚さの第１酸化層110を形成する。
【００４３】図１９に示すように、前記結果物上のPMOS
トランジスタ形成部Aに第１感光膜パターン112を形成し
た後、これをマスクとして前記基板上に低濃度N型不純
物をイオン注入して、NMOSトランジスタ形成部Bに置か
れたゲート電極（図示せず）両エッジ外側の表面シリコ
ン層内に底面が絶縁層100bと接する構造のLDD領域（図
示せず）を形成する。
トランジスタ形成部Aに第１感光膜パターン112を形成し
た後、これをマスクとして前記基板上に低濃度N型不純
物をイオン注入して、NMOSトランジスタ形成部Bに置か
れたゲート電極（図示せず）両エッジ外側の表面シリコ
ン層内に底面が絶縁層100bと接する構造のLDD領域（図
示せず）を形成する。
【００４４】図２０に示すように、第１感光膜パターン
112を除去し、代りに前記結果物上のNMOSトランジスタ
形成部Bに第２感光膜パターン116を形成した後、これを
マスクとして前記基板上に低濃度P型不純物をイオン注
入して、PMOSトランジスタ形成部Aに置かれたゲート電
極108両エッジ外側の表面シリコン層100c内に底面が絶
縁層100bと接する構造のLDD領域118を形成する。
112を除去し、代りに前記結果物上のNMOSトランジスタ
形成部Bに第２感光膜パターン116を形成した後、これを
マスクとして前記基板上に低濃度P型不純物をイオン注
入して、PMOSトランジスタ形成部Aに置かれたゲート電
極108両エッジ外側の表面シリコン層100c内に底面が絶
縁層100bと接する構造のLDD領域118を形成する。
【００４５】図２１に示すように、第２感光膜パターン
116を除去し、前記結果物の全面に絶縁層を形成した
後、これを異方性乾式食刻して前記ゲート電極108の両
側壁に第１スペーサ124aを形成する。この過程で第１酸
化層110の一部が一緒に食刻されるため、乾式食刻の完
了後にはゲート電極108の上面が露出される。このと
き、前記絶縁層としては酸化膜、窒化膜の単層構造及び
これらが組み合わせられた積層構造が使用される。
116を除去し、前記結果物の全面に絶縁層を形成した
後、これを異方性乾式食刻して前記ゲート電極108の両
側壁に第１スペーサ124aを形成する。この過程で第１酸
化層110の一部が一緒に食刻されるため、乾式食刻の完
了後にはゲート電極108の上面が露出される。このと
き、前記絶縁層としては酸化膜、窒化膜の単層構造及び
これらが組み合わせられた積層構造が使用される。
【００４６】図２２に示すように、ダイオード形成部を
限定するマスクパターンを用いてNウェル104と半導体基
板100a表面がそれぞれ所定部分露出されるように、素子
隔離膜102と絶縁層100bを選択食刻する。その結果、ゲ
ート電極108の一側には素子隔離膜102を介してNウェル1
04表面が所定部分だけ露出されるように第１凹溝部g1が
形成され、この第１凹溝部g1の一側には素子隔離膜102
を介して半導体基板100a表面が所定部分だけ露出される
ように第２凹溝部g2が形成される。
限定するマスクパターンを用いてNウェル104と半導体基
板100a表面がそれぞれ所定部分露出されるように、素子
隔離膜102と絶縁層100bを選択食刻する。その結果、ゲ
ート電極108の一側には素子隔離膜102を介してNウェル1
04表面が所定部分だけ露出されるように第１凹溝部g1が
形成され、この第１凹溝部g1の一側には素子隔離膜102
を介して半導体基板100a表面が所定部分だけ露出される
ように第２凹溝部g2が形成される。
【００４７】図２３に示すように、前記結果物上のPMOS
トランジスタ形成部Aに第３感光膜パターン126を形成
し、これをマスクとして用いて前記基板上に高濃度N型
不純物をイオン注入する。その結果、NMOSトランジスタ
形成部Bに置かれたゲート電極（図示せず）両エッジ外
側の表面シリコン層内にはLDD構造のソース/ドレイン領
域（図示せず）が形成され、第２凹溝部g2底面の半導体
基板100a内には高濃度N型不純物層のN+層128、即ち、第
２拡散領域が形成される。
トランジスタ形成部Aに第３感光膜パターン126を形成
し、これをマスクとして用いて前記基板上に高濃度N型
不純物をイオン注入する。その結果、NMOSトランジスタ
形成部Bに置かれたゲート電極（図示せず）両エッジ外
側の表面シリコン層内にはLDD構造のソース/ドレイン領
域（図示せず）が形成され、第２凹溝部g2底面の半導体
基板100a内には高濃度N型不純物層のN+層128、即ち、第
２拡散領域が形成される。
【００４８】図２４に示すように、第３感光膜パターン
126を除去し、代りに前記結果物上のNMOSトランジスタ
形成部Bに第４感光膜パターン130を形成した後、これを
マスクとして基板上に高濃度P型不純物をイオン注入す
る。その結果、PMOSトランジスタ形成部Aに置かれたゲ
ート電極108両エッジ外側の表面シリコン層100c内にはL
DD構造のソース/ドレイン領域132が形成され、第１凹溝
部g1底面のNウェル104内には高濃度P型不純物層のP+層1
34、即ち、第１拡散領域が形成される。
126を除去し、代りに前記結果物上のNMOSトランジスタ
形成部Bに第４感光膜パターン130を形成した後、これを
マスクとして基板上に高濃度P型不純物をイオン注入す
る。その結果、PMOSトランジスタ形成部Aに置かれたゲ
ート電極108両エッジ外側の表面シリコン層100c内にはL
DD構造のソース/ドレイン領域132が形成され、第１凹溝
部g1底面のNウェル104内には高濃度P型不純物層のP+層1
34、即ち、第１拡散領域が形成される。
【００４９】図２５に示すように、第４感光膜パターン
130を除去し、前記結果物全面に絶縁層を形成した後、
これを異方性乾式食刻して第１スペーサ124aの外郭面と
第１及び第２凹溝部g1,g2の両側壁に絶縁材質の第２ス
ペーサ124bを形成する。その結果、ゲート電極108の両
側壁には二重構造のスペーサが形成され、第１及び第２
凹溝部g1,g2の両側壁には単一構造のスペーサが形成さ
れる。
130を除去し、前記結果物全面に絶縁層を形成した後、
これを異方性乾式食刻して第１スペーサ124aの外郭面と
第１及び第２凹溝部g1,g2の両側壁に絶縁材質の第２ス
ペーサ124bを形成する。その結果、ゲート電極108の両
側壁には二重構造のスペーサが形成され、第１及び第２
凹溝部g1,g2の両側壁には単一構造のスペーサが形成さ
れる。
【００５０】図２６に示すように、ゲート電極108の上
面とソース/ドレイン領域132を含めた第１及び第２凹溝
部g1,g2底面のP+層の第１拡散領域134とN+層の第２拡散
領域128上に自己整合的にシリサイド層138を形成する。
面とソース/ドレイン領域132を含めた第１及び第２凹溝
部g1,g2底面のP+層の第１拡散領域134とN+層の第２拡散
領域128上に自己整合的にシリサイド層138を形成する。
【００５１】図２７に示すように、前記結果物の全面に
P+層134とN+層128上のシリサイド層138表面がそれぞれ
所定部分だけ露出されるように複数のコンタクトホール
hが具備された層間絶縁層140を形成し、この層間絶縁層
140上に第１及び第２拡散領域と個別的に接続される複
数のコンタクト配線142を形成することにより、全工程
を完了する。このとき、前記コンタクト配線142はAl及
びCu合金材質で形成される。
P+層134とN+層128上のシリサイド層138表面がそれぞれ
所定部分だけ露出されるように複数のコンタクトホール
hが具備された層間絶縁層140を形成し、この層間絶縁層
140上に第１及び第２拡散領域と個別的に接続される複
数のコンタクト配線142を形成することにより、全工程
を完了する。このとき、前記コンタクト配線142はAl及
びCu合金材質で形成される。
【００５２】前記工程順序に基づき図１６の構造を有す
るようにSOI素子を製造する場合、第１及び第２凹溝部g
1,g2の両側壁に形成されたスペーサ124bにより第１拡散
領域（符号134で示したP+層）と第２拡散領域（符号128
で示したN+層）上でシリサイド層138が形成される部分
がスペーサ124b間の空間に制限されるため、拡散領域上
部の両エッジ部（符号IIで示した部分）でシリサイド層
138と拡散領域間の距離l2を既存よりも充分に大きく確
保することができるようになる。その結果、第１及び第
２拡散領域の両側面で発生する漏洩電流を最小化するこ
とができて、素子の駆動のときに逆方向ダイオード特性
が低下するのが防止される。
るようにSOI素子を製造する場合、第１及び第２凹溝部g
1,g2の両側壁に形成されたスペーサ124bにより第１拡散
領域（符号134で示したP+層）と第２拡散領域（符号128
で示したN+層）上でシリサイド層138が形成される部分
がスペーサ124b間の空間に制限されるため、拡散領域上
部の両エッジ部（符号IIで示した部分）でシリサイド層
138と拡散領域間の距離l2を既存よりも充分に大きく確
保することができるようになる。その結果、第１及び第
２拡散領域の両側面で発生する漏洩電流を最小化するこ
とができて、素子の駆動のときに逆方向ダイオード特性
が低下するのが防止される。
【００５３】なお、上記実施形態では一例としてダイオ
ード形成に係る工程技術に限って言及したが、前記技術
は電子回路をなすウェル構造の抵抗のような単位素子の
製造時にも同一に適用可能なのは勿論である。
ード形成に係る工程技術に限って言及したが、前記技術
は電子回路をなすウェル構造の抵抗のような単位素子の
製造時にも同一に適用可能なのは勿論である。
【００５４】
【発明の効果】以上説明したように本発明は、ダイオー
ドまたはウェル抵抗素子に用いられる拡散領域上に自己
整合的にシリサイド層を形成するに際して、スペーサを
用いてシリサイド層が形成される部分を特定範囲内に制
限させることにより、拡散領域内で“シリサイド層の側
面から拡散領域の側面”までの距離（図２と図１６で符
号l2で示した距離）を既存よりも充分に大きく確保でき
るので、拡散領域の側面で発生する接合漏洩電流を最小
化して半導体素子の動作特性向上を図り得るという効果
がある。
ドまたはウェル抵抗素子に用いられる拡散領域上に自己
整合的にシリサイド層を形成するに際して、スペーサを
用いてシリサイド層が形成される部分を特定範囲内に制
限させることにより、拡散領域内で“シリサイド層の側
面から拡散領域の側面”までの距離（図２と図１６で符
号l2で示した距離）を既存よりも充分に大きく確保でき
るので、拡散領域の側面で発生する接合漏洩電流を最小
化して半導体素子の動作特性向上を図り得るという効果
がある。
【図１】従来のSOI素子の構造を示した断面図である。
【図２】本発明の第１実施形態によるSOI素子の構造を
示した断面図である。
示した断面図である。
【図３】図２のSOI素子の製造方法を示した工程順序図
である。
である。
【図４】図２のSOI素子の製造方法を示した工程順序図
である。
である。
【図５】図２のSOI素子の製造方法を示した工程順序図
である。
である。
【図６】図２のSOI素子の製造方法を示した工程順序図
である。
である。
【図７】図２のSOI素子の製造方法を示した工程順序図
である。
である。
【図８】図２のSOI素子の製造方法を示した工程順序図
である。
である。
【図９】図２のSOI素子の製造方法を示した工程順序図
である。
である。
【図１０】図２のSOI素子の製造方法を示した工程順序
図である。
図である。
【図１１】図２のSOI素子の製造方法を示した工程順序
図である。
図である。
【図１２】図２のSOI素子の製造方法を示した工程順序
図である。
図である。
【図１３】図２のSOI素子の製造方法を示した工程順序
図である。
図である。
【図１４】図２のSOI素子の製造方法を示した工程順序
図である。
図である。
【図１５】図２のSOI素子の製造方法を示した工程順序
図である。
図である。
【図１６】本発明の第２実施形態によるSOI素子の構造
を示した断面図である。
を示した断面図である。
【図１７】図１６のSOI素子の製造方法を示した工程順
序図である。
序図である。
【図１８】図１６のSOI素子の製造方法を示した工程順
序図である。
序図である。
【図１９】図１６のSOI素子の製造方法を示した工程順
序図である。
序図である。
【図２０】図１６のSOI素子の製造方法を示した工程順
序図である。
序図である。
【図２１】図１６のSOI素子の製造方法を示した工程順
序図である。
序図である。
【図２２】図１６のSOI素子の製造方法を示した工程順
序図である。
序図である。
【図２３】図１６のSOI素子の製造方法を示した工程順
序図である。
序図である。
【図２４】図１６のSOI素子の製造方法を示した工程順
序図である。
序図である。
【図２５】図１６のSOI素子の製造方法を示した工程順
序図である。
序図である。
【図２６】図１６のSOI素子の製造方法を示した工程順
序図である。
序図である。
【図２７】図１６のSOI素子の製造方法を示した工程順
序図である。
序図である。
１００ ＳＯＩ基板 １００ａ Ｐ型半導体基板 １００ｂ 絶縁層 １００ｃ 表面シリコン層 １０８ ゲート電極 １３２ ソース／ドレイン領域 ｇ１，ｇ２ 凹溝部 １２４ａ スペーサ ， 拡散領域 １２０ Ｐ−層 １３４ Ｐ＋層 １１４ Ｎ−層 １２８ Ｎ＋層 １３８ シリサイド層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/06 ３１１ Ｈ０１Ｌ 27/04 Ｈ 21/8234 27/08 １０２Ｄ 27/088 29/78 ６１６Ａ 29/786 ６１７Ｊ 21/336 ６２３Ａ 21/329 29/91 Ａ (72)発明者 金 永 郁 大韓民国京畿道水原市八達区永通洞眞徳ア パート701−602 Ｆターム(参考） 4M104 AA09 BB20 BB21 BB25 CC01 DD02 DD04 DD78 DD84 EE01 FF31 GG02 GG09 GG10 GG14 HH20 5F032 AA13 AA35 AA44 CA03 CA07 CA15 CA17 DA25 DA33 DA43 DA74 DA78 5F038 AR01 BH04 BH05 BH13 EZ06 EZ13 EZ14 EZ15 EZ16 EZ18 EZ20 5F048 AB10 AC03 AC10 BA01 BA16 BB05 BB08 BB12 BC06 BC16 BE03 BF02 BF06 BG01 BG12 DA01 DA25 DA27 DA30 5F110 AA04 BB04 CC02 DD05 DD13 EE05 EE09 EE14 EE32 EE33 GG02 HJ13 HK05 HK40 HK41 HL02 HL03 HM15 NN62 NN65 NN66 NN71 QQ08 QQ11
Claims (30)
- 【請求項１】 半導体基板と、 この半導体基板上に絶縁層を介して形成された表面シリ
コン層と、 前記半導体基板の表面が所定部分だけ露出されるように
前記表面シリコン層と前記絶縁層が食刻されて形成され
た凹溝部と、 この凹溝部の両側壁に形成されたスペーサと、 前記凹溝部下方の前記基板内に形成された拡散領域と、 前記スペーサ間の前記拡散領域上に形成されたシリサイ
ド層とからなることを特徴とするSOI構造を有する半導
体素子。 - 【請求項２】 前記拡散領域は前記基板内のウェル内部
に形成されることを特徴とする請求項１に記載のSOI構
造を有する半導体素子。 - 【請求項３】 前記拡散領域は、高濃度の不純物層の単
一接合構造又は低濃度の不純物層が高濃度の不純物層を
囲む二重接合構造を有することを特徴とする請求項１に
記載のSOI構造を有する半導体素子。 - 【請求項４】 第１導電型の半導体基板と、 この半導体基板上に絶縁層を介して形成された表面シリ
コン層と、 この表面シリコン層内の所定部分に形成された素子隔離
膜と、 前記表面シリコン層上に形成され、中央部にはゲート電
極が置かれ、その両側壁にはスペーサが置かれ、このス
ペーサの両エッジ外側の前記表面シリコン層内部にはソ
ース/ドレイン領域が形成された構造のトランジスタ
と、 このトランジスタの一側に配置され、前記半導体基板内
に形成された第２導電型のウェル表面が所定部分だけ露
出されるように前記表面シリコン層内の前記素子隔離膜
と前記絶縁層が食刻されて形成された凹溝部と、 この凹溝部の両側壁に形成されたスペーサと、 前記凹溝部下方の前記第２導電型ウェル内に形成された
第１導電型のダイオード拡散領域と、 前記ゲート電極の上面と前記ソース/ドレイン領域の表
面露出部及び前記スペーサ間の前記ダイオード拡散領域
上にそれぞれ形成されたシリサイド層とからなることを
特徴とするSOI構造を有する半導体素子。 - 【請求項５】 前記スペーサは、酸化膜、窒化膜の単層
構造及びこれらが組み合わせられた積層構造を有するこ
とを特徴とする請求項４に記載のSOI素子を有する半導
体素子。 - 【請求項６】 前記ダイオード拡散領域は高濃度不純物
層の単一接合構造或いは低濃度不純物層が高濃度不純物
層を囲む二重接合構造を有することを特徴とする請求項
４に記載のSOI構造を有する半導体素子。 - 【請求項７】 前記ダイオード拡散領域が単一接合構造
を有する場合、前記トランジスタ内の前記スペーサは二
重構造を有することを特徴とする請求項６に記載のSOI
構造を有する半導体素子。 - 【請求項８】 前記ダイオード拡散領域が二重接合構造
を有する場合、前記シリサイド層は前記高濃度不純物層
上に形成されることを特徴とする請求項６に記載のSOI
構造を有する半導体素子。 - 【請求項９】 トランジスタを具備したSOI素子の製造
方法において、 半導体基板上に絶縁層を介して表面シリコン層を形成す
る段階と、 前記表面シリコン層内の所定部分に素子隔離膜を形成す
る段階と、 前記半導体基板表面が所定部分だけ露出されるように前
記表面シリコン層内の前記素子隔離膜と前記絶縁層を順
次食刻して凹溝部を形成する段階と、 前記凹溝部底面の前記基板内に低濃度不純物層を形成す
る段階と、 前記凹溝部の両側壁にスペーサを形成する段階と、 前記凹溝部底面の前記低濃度不純物層内に前記不純物層
と同一タイプの高濃度不純物層を形成して、二重接合構
造の拡散領域を形成する段階と、 前記スペーサ間の前記拡散領域表面に自己整合的にシリ
サイド層を形成する段階とからなることを特徴とするSO
I構造を有する半導体素子の製造方法。 - 【請求項１０】 前記スペーサは前記トランジスタ内の
ゲートスペーサと同時に形成されることを特徴とする請
求項９に記載のSOI構造を有する半導体素子の製造方
法。 - 【請求項１１】 前記拡散領域は前記半導体基板内のウ
ェル内部に形成されることを特徴とする請求項９に記載
のSOI構造を有する半導体素子の製造方法。 - 【請求項１２】 トランジスタを具備したSOI素子の製
造方法において、 半導体基板上に絶縁層を介して表面シリコン層を形成す
る段階と、 前記表面シリコン層内の所定部分に素子隔離膜を形成す
る段階と、 前記半導体基板表面が所定部分だけ露出されるように前
記表面シリコン層内の前記素子隔離膜と前記絶縁層を順
次食刻して凹溝部を形成する段階と、 前記凹溝部底面の前記基板内に高濃度不純物層の単一接
合構造の拡散領域を形成する段階と、 前記凹溝部の両側壁にスペーサを形成する段階と、 前記スペーサ間の前記拡散領域表面に自己整合的にシリ
サイド層を形成する段階とからなることを特徴とするSO
I構造を有する半導体素子の製造方法。 - 【請求項１３】 前記トランジスタ内のゲートスペーサ
は二重構造に形成されることを特徴とする請求項１２に
記載のSOI構造を有する半導体素子の製造方法。 - 【請求項１４】 前記ゲートスペーサのうち外側に位置
したスペーサと前記凹溝部の両側壁に置かれた前記スペ
ーサは同時に形成されることを特徴とする請求項１３に
記載のSOI構造を有する半導体素子の製造方法。 - 【請求項１５】 前記拡散領域は前記半導体基板内のウ
ェル内部に形成されることを特徴とする請求項１２に記
載のSOI構造を有する半導体素子の製造方法。 - 【請求項１６】 第１導電型の半導体基板上に絶縁層を
介して表面シリコン層を形成する段階と、 前記表面シリコン層内の所定部分に素子隔離膜を形成す
る段階と、 トランジスタ形成部のみに選択的に第２導電型の不純物
をイオン注入して前記表面シリコン層の内部所定部分を
第２導電型の不純物でドーピングすると同時に、前記半
導体基板内には第２導電型のウェルを形成する段階と、 不純物がドーピングされた前記表面シリコン層上にゲー
ト絶縁膜を介してゲート電極を形成する段階と、 ダイオード形成部を限定するマスクパターンを用いて前
記ゲート電極一側の前記第２導電型ウェル表面が所定部
分だけ露出されるように前記表面シリコン層内の前記素
子隔離膜と前記絶縁層を順次食刻して凹溝部を形成する
段階と、 トランジスタ形成部のみに選択的に第１導電型の低濃度
不純物をイオン注入して前記ゲート電極両エッジ外側の
前記表面シリコン層内にLDD領域を形成し、同時に前記
凹溝部底面の第２導電型ウェル内に低濃度不純物層を形
成する段階と、 前記ゲート電極の両側壁と前記凹溝部の両側壁にスペー
サを形成する段階と、 トランジスタ形成部のみに選択的に高濃度第１導電型の
不純物をイオン注入して前記ゲート電極両エッジ外側の
前記表面シリコン層内にLDD構造のソース/ドレイン領域
を形成し、同時に前記凹溝部底面の前記第２導電型ウェ
ル内には前記第１導電型の低濃度不純物層が同一タイプ
の高濃度不純物層を囲む二重接合構造のダイオード拡散
領域を形成する段階と、 前記ゲート電極を含めた前記ソース/ドレイン領域の表
面露出部と前記スペーサ間の前記ダイオード拡散領域表
面に自己整合的にシリサイド層を形成する段階とからな
ることを特徴とするSOI構造を有する半導体素子の製造
方法。 - 【請求項１７】 前記凹溝部の形成後に酸化工程により
前記ゲート電極を含めた前記表面シリコン層の表面露出
部と前記凹溝部底面の前記第２導電型ウェル上にそれぞ
れ第１酸化層を形成する段階をさらに備えることを特徴
とする請求項１６に記載のSOI構造を有する半導体素子
の製造方法。 - 【請求項１８】 トランジスタ形成部のみに選択的に第
１導電型の低濃度不純物をイオン注入した後に、膜蒸着
工程を用いて前記第１酸化層上に第２酸化層を形成する
段階をさらに備えることを特徴とする請求項１７に記載
のSOI構造を有する半導体素子の製造方法。 - 【請求項１９】 前記第１酸化層上に前記第２酸化層が
さらに形成された場合、トランジスタ形成部のみに選択
的に高濃度第１導電型の不純物をイオン注入する段階後
に、前記ゲート電極の上面、前記ソース/ドレイン領域
の上面及び前記凹溝部底面の前記ダイオード拡散領域上
に残存した前記酸化層を除去する段階をさらに備えるこ
とを特徴とする請求項１８に記載のSOI構造を有する半
導体素子の製造方法。 - 【請求項２０】 前記スペーサを形成する段階は、 前記ゲート電極と前記凹溝部を具備した前記結果物上に
絶縁層を形成する段階と、 前記素子隔離膜の表面が露出されるまで前記絶縁層を異
方性乾式食刻する段階とからなることを特徴とする請求
項１６に記載のSOI構造を有する半導体素子の製造方
法。 - 【請求項２１】 前記絶縁層は酸化膜、窒化膜の単層構
造及びこれらを組み合わせた積層構造で形成されること
を特徴とする請求項１６に記載のSOI構造を有する半導
体素子の製造方法。 - 【請求項２２】 前記シリサイド層を形成する段階は、 前記ダイオード拡散領域の製造が完了した前記結果物上
に高融点金属を形成し、これを熱処理する段階と、 未反応の前記高融点金属を除去する段階とからなること
を特徴とする請求項１６に記載のSOI構造を有する半導
体素子の製造方法。 - 【請求項２３】 前記高融点金属はCo,Ti,Niのうち選択
された何れか一つであることを特徴とする請求項１６に
記載のSOI構造を有する半導体素子の製造方法。 - 【請求項２４】 第１導電型の半導体基板上に絶縁層を
介して表面シリコン層を形成する段階と、 前記表面シリコン層内の所定部分に素子隔離膜を形成す
る段階と、 トランジスタ形成部のみに選択的に第２導電型の不純物
をイオン注入して前記表面シリコン層内部所定部分を第
２導電型の不純物でドーピングすると同時に、前記半導
体基板内には第２導電型ウェルを形成する段階と、 不純物がドーピングされた前記表面シリコン層上にゲー
ト絶縁膜を介してゲート電極を形成する段階と、 トランジスタ形成部のみに選択的に第１導電型の低濃度
不純物をイオン注入して前記ゲート電極両エッジ外側の
前記表面シリコン層内にLDD領域を形成する段階と、 前記ゲート電極の両側壁に第１スペーサを形成する段階
と、 ダイオード形成部を限定するマスクパターンを用いて前
記ゲート電極の一側の前記第２導電型ウェル表面が所定
部分だけ露出されるように前記表面シリコン層内の前記
素子隔離膜と前記絶縁層を順次食刻して凹溝部を形成す
る段階と、 トランジスタ形成部のみに選択的に第１導電型の高濃度
不純物をイオン注入して前記ゲート電極両エッジ外側の
前記表面シリコン層内にLDD構造のソース/ドレイン領域
を形成し、同時に前記凹溝部底面の前記第２導電型ウェ
ル内に単一接合構造のダイオード拡散領域を形成する段
階と、 前記第１スペーサの外郭面と前記凹溝部の両側壁に第２
スペーサを形成する段階と、 前記ゲート電極を含めた前記ソース/ドレイン領域の表
面露出部と前記第２スペーサ間の前記ダイオード拡散領
域表面に自己整合的にシリサイド層を形成する段階とか
らなることを特徴とするSOI構造を有する半導体素子の
製造方法。 - 【請求項２５】 前記ゲート電極の形成後に酸化工程に
より前記ゲート電極を含めた前記表面シリコン層の表面
露出部に酸化層を形成する段階をさらに備えることを特
徴とする請求項２４に記載のSOI構造を有する半導体素
子の製造方法。 - 【請求項２６】 前記第１スペーサを形成する段階は、 前記ゲート電極を具備した前記結果物上に絶縁層を形成
する段階と、 前記素子隔離膜の表面が露出されるまで前記絶縁層を異
方性乾式食刻する段階とからなることを特徴とする請求
項２４に記載のSOI構造を有する半導体素子の製造方
法。 - 【請求項２７】 前記第２スペーサを形成する段階は、 前記第１スペーサを具備した前記ゲート電極と前記凹溝
部を含む前記結果物上に絶縁層を形成する段階と、 前記素子隔離膜の表面が露出されるまで前記絶縁層を異
方性乾式食刻する段階とからなることを特徴とする請求
項２４に記載のSOI構造を有する半導体素子の製造方
法。 - 【請求項２８】 前記絶縁層は酸化膜、窒化膜の単層構
造及びこれらを組み合わせた積層構造で形成されること
を特徴とする請求項２６又は２７に記載のSOI構造を有
する半導体素子の製造方法。 - 【請求項２９】 前記シリサイド層を形成する段階は、 前記第２スペーサの製造が完了した前記結果物上に高融
点金属を形成し、これを熱処理する段階と、 未反応の前記高融点金蔵を除去する段階とからなること
を特徴とする請求項２４に記載のSOI構造を有する半導
体素子の製造方法。 - 【請求項３０】 前記高融点金属はCo,Ti,Niのうち選択
された何れか一つであることを特徴とする請求項２９に
記載のSOI構造を有する半導体素子の製造方法。
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|---|---|
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| JP2000147113A Expired - Fee Related JP3506657B2 (ja) | 1999-10-20 | 2000-05-18 | Ｓｏｉ構造を有する半導体素子の製造方法 |
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