JP2003007975A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- Y02E10/50—Photovoltaic [PV] energy
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Photovoltaic Devices (AREA)
Abstract
(57)【要約】
【課題】ＬＳＩ機能ブロックの待機時の消費電力を無く
すと共に、電源線の電圧降下を減少させる。 【解決手段】 太陽電池２０とＬＳＩの機能ブロックを
構成するＳＯＩＦＥＴ素子６、７とを埋め込み酸化膜１
１によって分離して一体に設け、ＳＯＩＦＥＴ素子分離
膜１３と埋め込み酸化膜１１に開口し、該開口部を層間
膜にて埋めた後にコンタクトホールを開口し、コンタク
ト材料３１、３２を埋め込むことによって太陽電池にＳ
ＯＩＦＥＴ素子を接続する。機能ブロックのＯＮである
とき太陽電池２０に面発光レーザ４０から光りエネルギ
ーを供給し、ＯＦＦであるとき、光りエネルギーの供給
を止める。ＯＦＦであるときブロックユニットへのパワ
ー供給は完全に遮断され、待機時の消費電力は無くな
る。電源は短いコンタクト３１、３２で接続され抵抗が
殆ど無いので、電圧降下は減少する。
すと共に、電源線の電圧降下を減少させる。 【解決手段】 太陽電池２０とＬＳＩの機能ブロックを
構成するＳＯＩＦＥＴ素子６、７とを埋め込み酸化膜１
１によって分離して一体に設け、ＳＯＩＦＥＴ素子分離
膜１３と埋め込み酸化膜１１に開口し、該開口部を層間
膜にて埋めた後にコンタクトホールを開口し、コンタク
ト材料３１、３２を埋め込むことによって太陽電池にＳ
ＯＩＦＥＴ素子を接続する。機能ブロックのＯＮである
とき太陽電池２０に面発光レーザ４０から光りエネルギ
ーを供給し、ＯＦＦであるとき、光りエネルギーの供給
を止める。ＯＦＦであるときブロックユニットへのパワ
ー供給は完全に遮断され、待機時の消費電力は無くな
る。電源は短いコンタクト３１、３２で接続され抵抗が
殆ど無いので、電圧降下は減少する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体回路の待機
電力を低減させる構造の半導体装置およびその製造方法
に関する。
電力を低減させる構造の半導体装置およびその製造方法
に関する。
【０００２】
【従来の技術】半導体ＣＭＯＳＬＳＩの微細化に伴う課
題の一つに、待機電流の増大が挙げられる。低電圧で高
駆動能力を有する微細ＦＥＴを作製するためには、しき
い値電圧の低下は不可避である。しかし、通常のＭＯＳ
ＦＥＴにおいて、しきい値電圧を低下させることは、原
理的に０ＦＦ時の電流、すなわち待機電流を増大させる
原因となる。
題の一つに、待機電流の増大が挙げられる。低電圧で高
駆動能力を有する微細ＦＥＴを作製するためには、しき
い値電圧の低下は不可避である。しかし、通常のＭＯＳ
ＦＥＴにおいて、しきい値電圧を低下させることは、原
理的に０ＦＦ時の電流、すなわち待機電流を増大させる
原因となる。
【０００３】このしきい値電圧の低下と待機電流の増大
との課題を回路上にて解決する方法に、ＭＴＣＭＯＳ
（Ｍｕｌｔｉ-Ｔｈｒｅｓｈｏｌｄ ＣＭＯＳ）とい
う、高・低しきい値を用いて低待機電力化を計る技術が
ある。例えば、図６に示すように、ＬＳＩチップには、
演算ブロックなど各種の機能ブロックユニットが搭載さ
れており、機能ブロックユニットには、その動作フエー
ズに従って演算動作している機能ブロックユニットＡ、
Ｃと停止している機能ブロックユニットＢ、Ｄとが存在
する。ＭＴＣＭＯＳは、この停止している機能ブロック
ブロックユニットＢ、Ｄの電源を０ＦＦすることによ
り、不要な待機電流を節約しようという技術である。
との課題を回路上にて解決する方法に、ＭＴＣＭＯＳ
（Ｍｕｌｔｉ-Ｔｈｒｅｓｈｏｌｄ ＣＭＯＳ）とい
う、高・低しきい値を用いて低待機電力化を計る技術が
ある。例えば、図６に示すように、ＬＳＩチップには、
演算ブロックなど各種の機能ブロックユニットが搭載さ
れており、機能ブロックユニットには、その動作フエー
ズに従って演算動作している機能ブロックユニットＡ、
Ｃと停止している機能ブロックユニットＢ、Ｄとが存在
する。ＭＴＣＭＯＳは、この停止している機能ブロック
ブロックユニットＢ、Ｄの電源を０ＦＦすることによ
り、不要な待機電流を節約しようという技術である。
【０００４】図７にＭＴＣＭＯＳにおける機能ブロック
ユニットの構成模式図を示す。中央にロジック演算部１
０として、低しきい値ＰＭＯＳＦＥＴ６と低しきい値Ｐ
ＭＯＳＦＥＴ７とで構成されたロジック最小構成要素の
一つのインバータを配置し、それらのパワー供給源とし
て擬似電源線２と擬似ＧＮＤ線３とを設ける。これら疑
似電源線２と擬似ＧＮＤ線３とは、機能ブロックユニッ
トＡが０Ｎ（アクティブ状態）の時に、それぞれ、電源
線１とＧＮＤ線４と接続され、０ＦＦ（スリープ状態）
の時はそれらから切り離される。このスイッチングは、
電源線１と疑似電源線２の間に接続された高しきい値Ｐ
ＭＯＳＦＥＴ５と、疑似ＧＮＤ線３とＧＮＤ線４の間に
接続された高しきい値ＮＭＯＳＦＥＴ８とによって制御
される。
ユニットの構成模式図を示す。中央にロジック演算部１
０として、低しきい値ＰＭＯＳＦＥＴ６と低しきい値Ｐ
ＭＯＳＦＥＴ７とで構成されたロジック最小構成要素の
一つのインバータを配置し、それらのパワー供給源とし
て擬似電源線２と擬似ＧＮＤ線３とを設ける。これら疑
似電源線２と擬似ＧＮＤ線３とは、機能ブロックユニッ
トＡが０Ｎ（アクティブ状態）の時に、それぞれ、電源
線１とＧＮＤ線４と接続され、０ＦＦ（スリープ状態）
の時はそれらから切り離される。このスイッチングは、
電源線１と疑似電源線２の間に接続された高しきい値Ｐ
ＭＯＳＦＥＴ５と、疑似ＧＮＤ線３とＧＮＤ線４の間に
接続された高しきい値ＮＭＯＳＦＥＴ８とによって制御
される。
【０００５】このように、ＭＴＣＭＯＳ技術において
は、機能ブロックユニットＡが０Ｎの時には、その低し
きい値ロジック演算部１０によって高速動作が可能であ
り、０ＦＦ時こは高しきい値制御部５，８によって低待
機電流が達成可能である。
は、機能ブロックユニットＡが０Ｎの時には、その低し
きい値ロジック演算部１０によって高速動作が可能であ
り、０ＦＦ時こは高しきい値制御部５，８によって低待
機電流が達成可能である。
【０００６】また、ＬＳＩに金属配線で太陽電池を接続
して、ＬＳＩのロジック演算部などを太陽電池で動作さ
せるようにしたものもある。
して、ＬＳＩのロジック演算部などを太陽電池で動作さ
せるようにしたものもある。
【０００７】
【発明が解決しようとする課題】しかし、上記従来のＭ
ＴＣＭＯＳには、１）０Ｎ−０ＦＦスイッチング時の擬
似配線チャージの必要性、２）複雑な制御信号配線、
３）電源線の電圧降下などの課題が存在する。
ＴＣＭＯＳには、１）０Ｎ−０ＦＦスイッチング時の擬
似配線チャージの必要性、２）複雑な制御信号配線、
３）電源線の電圧降下などの課題が存在する。
【０００８】本発明は、上記課題に鑑みてなされたもの
であり、待機時の消費電力が無くなると共に、電源線の
電圧降下が減少し、低消費電力化可能な太陽電池を一体
にした半導体装置およびその製造方法を提供することに
ある。
であり、待機時の消費電力が無くなると共に、電源線の
電圧降下が減少し、低消費電力化可能な太陽電池を一体
にした半導体装置およびその製造方法を提供することに
ある。
【０００９】
【課題を解決するための手段】本発明は、前記の課題を
解決するためになされたものであり、請求項１に記載の
発明は、半導体ＬＳＩにおいて、一部の電力あるいは構
成ユニット毎の電力供給を光エネルギーを利用して供給
する光エネルギー供給システムを有することを特徴とす
る。
解決するためになされたものであり、請求項１に記載の
発明は、半導体ＬＳＩにおいて、一部の電力あるいは構
成ユニット毎の電力供給を光エネルギーを利用して供給
する光エネルギー供給システムを有することを特徴とす
る。
【００１０】請求項２に記載の発明は、前記請求項１に
記載の発明において、前記構成ユニット毎の電力を光エ
ネルギーを利用して供給する光エネルギー供給システム
を有することを特徴とする。
記載の発明において、前記構成ユニット毎の電力を光エ
ネルギーを利用して供給する光エネルギー供給システム
を有することを特徴とする。
【００１１】請求項３に記載の発明は、前記請求項１、
２に記載の発明において、前記光エネルギー供給システ
ムが、電力を供給している構成ユニットなどの回路がＯ
Ｎ状態の時にはエネルギー供給し、ＯＦＦ状態の時には
エネルギー供給を無くす回路を有すること特徴とする。
２に記載の発明において、前記光エネルギー供給システ
ムが、電力を供給している構成ユニットなどの回路がＯ
Ｎ状態の時にはエネルギー供給し、ＯＦＦ状態の時には
エネルギー供給を無くす回路を有すること特徴とする。
【００１２】請求項４に記載の発明は、前記請求項１、
２、３に記載の発明において、前記光エネルギー供給シ
ステムが、光源と太陽電池などの受光素子によって構成
されていること特徴とする。
２、３に記載の発明において、前記光エネルギー供給シ
ステムが、光源と太陽電池などの受光素子によって構成
されていること特徴とする。
【００１３】請求項５に記載の発明は、前記請求項１、
２、３に記載の発明において、前記光エネルギー供給シ
ステムが、面発光レーザ光源と太陽電池などの受光素子
によって構成されていること特徴とする。
２、３に記載の発明において、前記光エネルギー供給シ
ステムが、面発光レーザ光源と太陽電池などの受光素子
によって構成されていること特徴とする。
【００１４】請求項６に記載の発明は、請求項４、５に
記載の発明において、前記受光素子が、埋め込み酸化膜
を介して、表面側ＦＥＴと分離されていること特徴とす
る。
記載の発明において、前記受光素子が、埋め込み酸化膜
を介して、表面側ＦＥＴと分離されていること特徴とす
る。
【００１５】請求項７に記載の発明は、請求項６に記載
の発明において、裏面側受光素子で発生したエネルギー
を前記埋め込み酸化膜を貫通したコンタクトによって表
面側素子・配線に供給する構造を有すること特徴とす
る。
の発明において、裏面側受光素子で発生したエネルギー
を前記埋め込み酸化膜を貫通したコンタクトによって表
面側素子・配線に供給する構造を有すること特徴とす
る。
【００１６】請求項８に記載の発明は、太陽電池とＳＯ
ＩＦＥＴ素子とが埋め込み酸化膜によって分離されてい
る太陽電池とＳＯＩＦＥＴ素子一体の半導体装置におい
て、ＳＯＩＦＥＴ素子分離膜と埋め込み酸化膜とを開口
し、この開口部に、太陽電池の正極および負極の不純物
に対応した高濃度不純物注入を行い、該開口部を層間膜
にて埋めた後に、該当電極部にコンタクトホールを開口
し、コンタクト材料を埋め込むことによって太陽電池に
ＳＯＩＦＥＴ素子を接続したことを特徴とする。
ＩＦＥＴ素子とが埋め込み酸化膜によって分離されてい
る太陽電池とＳＯＩＦＥＴ素子一体の半導体装置におい
て、ＳＯＩＦＥＴ素子分離膜と埋め込み酸化膜とを開口
し、この開口部に、太陽電池の正極および負極の不純物
に対応した高濃度不純物注入を行い、該開口部を層間膜
にて埋めた後に、該当電極部にコンタクトホールを開口
し、コンタクト材料を埋め込むことによって太陽電池に
ＳＯＩＦＥＴ素子を接続したことを特徴とする。
【００１７】
【発明の実施の形態】図１に本発明に係る半導体装置の
回路例を、図２に同半導体装置の断面構造を、図３〜図
5に同半導体装置の製造方法の手順を示す。図中、上記
図７に示したものと同一の構成部分には同一の符号を付
してある。
回路例を、図２に同半導体装置の断面構造を、図３〜図
5に同半導体装置の製造方法の手順を示す。図中、上記
図７に示したものと同一の構成部分には同一の符号を付
してある。
【００１８】図１について、１０は、ＬＳＩのロジック
演算部で、この例では、従来ＭＴＣＭＯＳと同様にロジ
ック演算部１０は、低しきい値ＰＭＯＳＦＥＴ６と低し
きい値ＮＭＯＳＦＥＴ７とでロジック最小構成要素の一
つのインバータを構成している。このロジック演算部１
０は電源線１とＧＮＤ線４に直接接続されており、機能
ブロックユニットを構成している。２０は、機能ブロッ
クユニット１０の電源線１とＧＮＤ線４へのパワー供給
する電源で、機能ブロックユニット１０と一体に構成さ
れた、ＰｉＮダイオードに代表される太陽電池２０で構
成されている。
演算部で、この例では、従来ＭＴＣＭＯＳと同様にロジ
ック演算部１０は、低しきい値ＰＭＯＳＦＥＴ６と低し
きい値ＮＭＯＳＦＥＴ７とでロジック最小構成要素の一
つのインバータを構成している。このロジック演算部１
０は電源線１とＧＮＤ線４に直接接続されており、機能
ブロックユニットを構成している。２０は、機能ブロッ
クユニット１０の電源線１とＧＮＤ線４へのパワー供給
する電源で、機能ブロックユニット１０と一体に構成さ
れた、ＰｉＮダイオードに代表される太陽電池２０で構
成されている。
【００１９】図２について、前記太陽電池が一体に構成
された半導体装置の構造および動作等について説明す
る。太陽電池２０は、基板２１の裏側に設けられた太陽
電池Ｐ型部２２と基板21の上側に設けられた太陽電池Ｎ
型部２３とで構成されている。この太陽電池２０を構成
している基板21の上に、埋め込み酸化膜１１を介してＰ
ＭＯＳＦＥＴ６、ＮＭＯＳＦＥＴ７からなるロジック最
小構成要素のインバータ１０が構成されている。ＰＭＯ
ＳＦＥＴ６のソースはコンタクト６ａにより電源せん１
に接続され、ＰＭＯＳＦＥＴ６のドレインとＮＭＯＳＦ
ＥＴ７のソースは、それぞれコンタクト６ｂ、７ｂを介
して金属線９で接続されている。また、ＮＭＯＳＦＥＴ
７のドレインはコンタクト７ｂでＧＮＤ線４に接続され
ている。また、太陽電池Ｐ型部２２とＭＯＳＦＥＴ６の
電源線１間は、コンタクト２５で接続され、太陽電池Ｎ
型部２３とＭＯＳＦＥＴ７のＧＮＤ線４間は、コンタク
ト２６で接続されている。なお、図中、１４はＭＯＳＦ
ＥＴ６、７のＳｉ層を、１７はＭＯＳＦＥＴ６、７のゲ
ートを示す。
された半導体装置の構造および動作等について説明す
る。太陽電池２０は、基板２１の裏側に設けられた太陽
電池Ｐ型部２２と基板21の上側に設けられた太陽電池Ｎ
型部２３とで構成されている。この太陽電池２０を構成
している基板21の上に、埋め込み酸化膜１１を介してＰ
ＭＯＳＦＥＴ６、ＮＭＯＳＦＥＴ７からなるロジック最
小構成要素のインバータ１０が構成されている。ＰＭＯ
ＳＦＥＴ６のソースはコンタクト６ａにより電源せん１
に接続され、ＰＭＯＳＦＥＴ６のドレインとＮＭＯＳＦ
ＥＴ７のソースは、それぞれコンタクト６ｂ、７ｂを介
して金属線９で接続されている。また、ＮＭＯＳＦＥＴ
７のドレインはコンタクト７ｂでＧＮＤ線４に接続され
ている。また、太陽電池Ｐ型部２２とＭＯＳＦＥＴ６の
電源線１間は、コンタクト２５で接続され、太陽電池Ｎ
型部２３とＭＯＳＦＥＴ７のＧＮＤ線４間は、コンタク
ト２６で接続されている。なお、図中、１４はＭＯＳＦ
ＥＴ６、７のＳｉ層を、１７はＭＯＳＦＥＴ６、７のゲ
ートを示す。
【００２０】上記埋込み酸化膜１１は、低しきい値ＮＭ
ＯＳＦＥＴ６と低しきい値ＰＭＯＳＦＥＴ７とで構成さ
れる表面側素子部と裏面側太陽電池２０とを絶縁する目
的で設けている。すなわち、図２の半導体装置はＳＯＩ
基板とＳＯＩ素子技術を基にして構成されている。
ＯＳＦＥＴ６と低しきい値ＰＭＯＳＦＥＴ７とで構成さ
れる表面側素子部と裏面側太陽電池２０とを絶縁する目
的で設けている。すなわち、図２の半導体装置はＳＯＩ
基板とＳＯＩ素子技術を基にして構成されている。
【００２１】上記ＬＳＩは太陽電池２０をロジック最小
構成要素であるインバータ１０毎の電源として設置して
いるが、より大きな構成単位の電源として設置すること
もできる。
構成要素であるインバータ１０毎の電源として設置して
いるが、より大きな構成単位の電源として設置すること
もできる。
【００２２】３０は、太陽電池２０に対し裏面側から光
エネルギーを供給するためのＯＮ−ＯＦＦ制御信号によ
って制御される面発光レーザで、従来の技術で説明した
ＭＴＣＭＯＳ技術を用いたＯＮ−ＯＦＦ制御と同様の動
作仕様設計によって、その発振、停止が制御される。す
なわち、面発光レーザ３０により、機能ブロックユニッ
ト１０が演算動作しているＯＮ時、太陽電池２０に光エ
ネルギーを供給し、太陽電池２０から機能ブロックユニ
ット１０にパワーを供給する。また、機能ブロックユニ
ット１０が待機状態にあるＯＦＦ時には、太陽電池２０
への光エネルギー供給が断たれ、太陽電池２０のパワー
が断ち切られる。
エネルギーを供給するためのＯＮ−ＯＦＦ制御信号によ
って制御される面発光レーザで、従来の技術で説明した
ＭＴＣＭＯＳ技術を用いたＯＮ−ＯＦＦ制御と同様の動
作仕様設計によって、その発振、停止が制御される。す
なわち、面発光レーザ３０により、機能ブロックユニッ
ト１０が演算動作しているＯＮ時、太陽電池２０に光エ
ネルギーを供給し、太陽電池２０から機能ブロックユニ
ット１０にパワーを供給する。また、機能ブロックユニ
ット１０が待機状態にあるＯＦＦ時には、太陽電池２０
への光エネルギー供給が断たれ、太陽電池２０のパワー
が断ち切られる。
【００２３】太陽電池の起電力は約０．４−０．５Ｖで
あるので、低電圧・低消費電力ＬＳＩの実現に好適であ
る。また、面発光レーザは、１）薄型で作製可能、２）
形状加工可能、３）低消費電力などの利点を持ち、本半
導体装置への応用に適している。光エネルギーの供給
は、面発光レーザに限られるものではなく、反射板の角
度を変えて光エネルギーの供給を断続制御する周知の光
スイッチなどを用いることもできる。
あるので、低電圧・低消費電力ＬＳＩの実現に好適であ
る。また、面発光レーザは、１）薄型で作製可能、２）
形状加工可能、３）低消費電力などの利点を持ち、本半
導体装置への応用に適している。光エネルギーの供給
は、面発光レーザに限られるものではなく、反射板の角
度を変えて光エネルギーの供給を断続制御する周知の光
スイッチなどを用いることもできる。
【００２４】この半導体装置は、上記のように、機能ブ
ロックユニットが０Ｎのときにパワーを供給し、０ＦＦ
のときにパワー供給を完全に断ち切ることができる。そ
のため、待機時の消費電力を無くすことができ、ＬＳＩ
の低消費電力化が可能となる。さらに、起電力０．４〜
０．５Ｖの太陽電池で回路を構成することにより、電源
を低電圧とできるメリットによる低消費電力化の効果も
得られる。また、従来技術で行っていた長い金属配線で
は、配線部における電圧降下が大きく影響し、回路性能
を低下させる可能性があったが、太陽電池から得られた
起電力は短いコンタクト３１、３２を通して、表面ＦＥ
Ｔ素子部の電源線１とＧＮＤ線４へ供給できるので、抵
抗が少なく電圧降下が改善され回路性能が向上する。
ロックユニットが０Ｎのときにパワーを供給し、０ＦＦ
のときにパワー供給を完全に断ち切ることができる。そ
のため、待機時の消費電力を無くすことができ、ＬＳＩ
の低消費電力化が可能となる。さらに、起電力０．４〜
０．５Ｖの太陽電池で回路を構成することにより、電源
を低電圧とできるメリットによる低消費電力化の効果も
得られる。また、従来技術で行っていた長い金属配線で
は、配線部における電圧降下が大きく影響し、回路性能
を低下させる可能性があったが、太陽電池から得られた
起電力は短いコンタクト３１、３２を通して、表面ＦＥ
Ｔ素子部の電源線１とＧＮＤ線４へ供給できるので、抵
抗が少なく電圧降下が改善され回路性能が向上する。
【００２５】次に、図３〜図５を用いて、上記半導体装
置の製造方法について説明する。なお、図中、例えば、
ＦＥＴ素子の不純物インプラ（ｉｍｐｌａｎｔａｔｉｏ
ｎ）などは省略した。
置の製造方法について説明する。なお、図中、例えば、
ＦＥＴ素子の不純物インプラ（ｉｍｐｌａｎｔａｔｉｏ
ｎ）などは省略した。
【００２６】図３（ａ）〜図４（ｅ）に、張り合わせ製
技術に基づくＳＯ１基板作製手順を示す。先ず、張り合
わせ時のハンドルウエハ２１に相当するウエハに太陽電
池Ｐ型の不純物として例えばＢ（ホウ素）をインプラし
（図3（ａ）），レジストマスク２４を施しＮ型の不純
物としてＰ（リン）をインプラして、太陽電池２０のＰ
型部２２およびＮ型部２３とする（図３（ｂ））。この
ようにして作成した太陽電池２０に埋め込み酸化膜１１
に相当する酸化膜をデポジットする（図５（ｃ））。埋
め込み酸化膜１１の厚さは、ＳＯＩＦＥＴデバイス設計
に大きく拠るところであるが、標準的な４００mm程度と
する。
技術に基づくＳＯ１基板作製手順を示す。先ず、張り合
わせ時のハンドルウエハ２１に相当するウエハに太陽電
池Ｐ型の不純物として例えばＢ（ホウ素）をインプラし
（図3（ａ）），レジストマスク２４を施しＮ型の不純
物としてＰ（リン）をインプラして、太陽電池２０のＰ
型部２２およびＮ型部２３とする（図３（ｂ））。この
ようにして作成した太陽電池２０に埋め込み酸化膜１１
に相当する酸化膜をデポジットする（図５（ｃ））。埋
め込み酸化膜１１の厚さは、ＳＯＩＦＥＴデバイス設計
に大きく拠るところであるが、標準的な４００mm程度と
する。
【００２７】次に、この太陽電池をパターンしたハンド
ルウエハ２１とデバイスウエハ１２とを、周知のウエハ
ボンディング技術によって張り合わせる（図５
（ｄ））。張り合わせたＳＯＩ基板の表面側をＣＭＰな
どの技術によって平坦化研磨し、所望の膜厚を有するＳ
ｉ層１３を得る（図５（ｅ））。Ｓｉ層１３膜厚は、表
面側作製するデバイス設計に大きく左右されるが、部分
空乏型ＳＯＩＦＥＴ素子を作製する場合には１００ｎｍ
程度で良い。
ルウエハ２１とデバイスウエハ１２とを、周知のウエハ
ボンディング技術によって張り合わせる（図５
（ｄ））。張り合わせたＳＯＩ基板の表面側をＣＭＰな
どの技術によって平坦化研磨し、所望の膜厚を有するＳ
ｉ層１３を得る（図５（ｅ））。Ｓｉ層１３膜厚は、表
面側作製するデバイス設計に大きく左右されるが、部分
空乏型ＳＯＩＦＥＴ素子を作製する場合には１００ｎｍ
程度で良い。
【００２８】図４（ｆ）〜図５（ｈ）は表面側ＦＩＴ素
子作製手順を示す。この手順の殆どが従来知られている
ＦＥＴ作製技術に基づいて行う。ここでは、素子分離を
作製する方法としてトレンチ素子分離の手法を例として
説明するが、本発明の半導体の製造方法はこれに限定さ
れない。先ず、上記Ｓｉ層１３の素子領域をリソグラフ
ィー技術とエッチング技術によりパターニングしてＳｉ
層素子領域１４を作る（図５（ｆ））。次にトレンチ素
子分離膜１５に相当する酸化膜をデポジットし、続いて
表面をＣＭＰ研磨して素子分離構造を作製する（図５
（ｇ））。
子作製手順を示す。この手順の殆どが従来知られている
ＦＥＴ作製技術に基づいて行う。ここでは、素子分離を
作製する方法としてトレンチ素子分離の手法を例として
説明するが、本発明の半導体の製造方法はこれに限定さ
れない。先ず、上記Ｓｉ層１３の素子領域をリソグラフ
ィー技術とエッチング技術によりパターニングしてＳｉ
層素子領域１４を作る（図５（ｆ））。次にトレンチ素
子分離膜１５に相当する酸化膜をデポジットし、続いて
表面をＣＭＰ研磨して素子分離構造を作製する（図５
（ｇ））。
【００２９】次に、従来の方法にてＦＥＴ素子の不純物
インプラやゲート電極パターニングなどを行い、ＳＯＩ
ＦＥＴを作製する（図５（ｈ））。このＳＯＩＦＥＴの
層間膜塗布とコンタクトホール開口に先立って、素子分
離膜１２と埋込み酸化膜１１部分に太陽電池Ｐ型部２２
とＮ型部２３に通じる基板コンタクト開口部１６を開口
し、この開口部１６に太陽電池２０正極及び負極の不純
物型に対応した高濃度不純物インプラを行い、層間膜
（図示省略）にて該当電極部にコンタクトホールを開口
し、この開口部を通して裏面太陽電池２０と電源線１や
ＧＮＤ線４を結線するコンタクト２５，２６を作製す
る。その後にＳＯＩＦＥＴの層間膜とコンタクトホール
開口を行い、ＳＯＩＦＥＴのコンタクト６ａ、６ｂ、７
ａ、７ｂを作成する。
インプラやゲート電極パターニングなどを行い、ＳＯＩ
ＦＥＴを作製する（図５（ｈ））。このＳＯＩＦＥＴの
層間膜塗布とコンタクトホール開口に先立って、素子分
離膜１２と埋込み酸化膜１１部分に太陽電池Ｐ型部２２
とＮ型部２３に通じる基板コンタクト開口部１６を開口
し、この開口部１６に太陽電池２０正極及び負極の不純
物型に対応した高濃度不純物インプラを行い、層間膜
（図示省略）にて該当電極部にコンタクトホールを開口
し、この開口部を通して裏面太陽電池２０と電源線１や
ＧＮＤ線４を結線するコンタクト２５，２６を作製す
る。その後にＳＯＩＦＥＴの層間膜とコンタクトホール
開口を行い、ＳＯＩＦＥＴのコンタクト６ａ、６ｂ、７
ａ、７ｂを作成する。
【００３０】上記のようにして作製された構造に、層間
膜、コンタクト２４、２５および電源線１やＧＮＤ線４
等のメタル配線１８を施すことにより、最終的に図５
（ｉ）に示す半導体装置を得る。
膜、コンタクト２４、２５および電源線１やＧＮＤ線４
等のメタル配線１８を施すことにより、最終的に図５
（ｉ）に示す半導体装置を得る。
【００３１】この製造方法は、ＳＯＩ素子製造技術を基
にしたものであり、太陽電池一体の半導体装置を容易
に、かつ、安価に製造できる。
にしたものであり、太陽電池一体の半導体装置を容易
に、かつ、安価に製造できる。
【００３２】上記実施形態では、ロジック最小構成要素
をインバータとしているが、インバータに限られるもの
ではなく、例えば、（１）ナンド（ＮＡＮＤ）、ノア
（ＮＯＲ）、エクスクルーシブオア（ＸＯＲ）などに代
表されるＭＯＳロジック素子、（２）ＳＲＡＭセンスア
ンプに代表される、ＭＯＳアナログ回路素子、（３）バ
イポーラを用いた回路素子、などにも適用可能である。
をインバータとしているが、インバータに限られるもの
ではなく、例えば、（１）ナンド（ＮＡＮＤ）、ノア
（ＮＯＲ）、エクスクルーシブオア（ＸＯＲ）などに代
表されるＭＯＳロジック素子、（２）ＳＲＡＭセンスア
ンプに代表される、ＭＯＳアナログ回路素子、（３）バ
イポーラを用いた回路素子、などにも適用可能である。
【００３３】
【発明の効果】本発明は、上述のように構成されている
ので、機能ブロックユニットが０Ｎのときにパワーを供
給し、０ＦＦのときにパワー供給を完全に断ち切ること
ができる。そのため、待機時の消費電力を無くすことが
でき、ＬＳＩの低消費電力化が可能となる。さらに、起
電力０．４−０．５Ｖの太陽電池で回路を構成すること
により、電源を低電圧とできるメリットによる低消費電
力化の効果も得られる。また、電源やＧＮＤは、埋め込
み酸化膜を介した直下に存在する太陽電池から比較的短
い配線長の配線により供給されるので、配線部における
電圧降下が改善され、回路性能が向上する。
ので、機能ブロックユニットが０Ｎのときにパワーを供
給し、０ＦＦのときにパワー供給を完全に断ち切ること
ができる。そのため、待機時の消費電力を無くすことが
でき、ＬＳＩの低消費電力化が可能となる。さらに、起
電力０．４−０．５Ｖの太陽電池で回路を構成すること
により、電源を低電圧とできるメリットによる低消費電
力化の効果も得られる。また、電源やＧＮＤは、埋め込
み酸化膜を介した直下に存在する太陽電池から比較的短
い配線長の配線により供給されるので、配線部における
電圧降下が改善され、回路性能が向上する。
【図１】本発明に係る半導体装置の回路模式図。
【図２】本発明に係る半導体装置の断面模式図。
【図３】本発明に係る半導体装置の製造方法を説明する
手順（その１）。
手順（その１）。
【図４】同手順（その２）。
【図５】同手順（その３）
【図６】ＭＴＣＭＯＳ技術を説明するためのＬＳＩチッ
プブロック図。
プブロック図。
【図７】従来例に係る半導体装置の回路模式図。
１…電源線
４…ＧＮＤ線
６、７…低しきい値ＰＭＯＳＦＥＴ
１０…ロジック演算部
２０…太陽電池
３１、３２…コンタクト、コンタクト材料
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 27/08 ３２１Ｌ
29/786 31/04 Ｑ
31/04
Ｆターム(参考） 5F038 DF08 EZ20
5F048 AA00 AB03 AB04 AC04 AC10
BA16 BB14
5F051 BA05 DA04 DA20 EA20 JA20
KA05
5F110 AA09 BB04 BB11 CC02 DD05
DD13 GG02 GG12 GG25 NN62
NN65 NN71 QQ16 QQ19
Claims (8)
- 【請求項１】 半導体ＬＳＩにおいて、一部の電力供給
を光エネルギーを利用して供給する光エネルギー供給シ
ステムを有することを特徴とする半導体装置。 - 【請求項２】 半導体ＬＳＩにおいて、構成ユニット毎
の電力を光エネルギーを利用して供給する光エネルギー
供給システムを有することを特徴とする半導体装置。 - 【請求項３】 請求項１、２に記載の半導体装置におい
て、前記光エネルギー供給システムが、電力を供給して
いる構成ユニットなどの回路がＯＮ状態の時にはエネル
ギー供給し、ＯＦＦ状態の時にはエネルギー供給を無く
す回路を有すること特徴とする半導体装置。 - 【請求項４】 請求項１、２、３に記載の半導体装置に
おいて、前記光エネルギー供給システムが、光源と太陽
電池などの受光素子によって構成されていること特徴と
する半導体装置。 - 【請求項５】 請求項１、２、３に記載の半導体装置に
おいて、前記光エネルギー供給システムが、面発光レー
ザ光源と太陽電池などの受光素子によって構成されてい
ること特徴とする半導体装置。 - 【請求項６】 請求項４、５に記載の半導体装置におい
て、前記受光素子が、埋め込み酸化膜を介して、表面側
ＦＥＴと分離されていること特徴とする半導体装置。 - 【請求項７】 請求項６に記載の半導体装置において、
裏面側受光素子で発生したエネルギーを前記埋め込み酸
化膜を貫通したコンタクトによって表面側素子・配線に
供給する構造を有すること特徴とする半導体装置。 - 【請求項８】 太陽電池とＳＯＩＦＥＴ素子とが埋め込
み酸化膜によって分離されている太陽電池とＳＯＩＦＥ
Ｔ素子一体の半導体装置において、 ＳＯＩＦＥＴ素子分離膜と埋め込み酸化膜とを開口し、 この開口部に、太陽電池の正極および負極の不純物に対
応した高濃度不純物注入を行い、該開口部を層間膜にて
埋めた後に、 該当電極部にコンタクトホールを開口し、 コンタクト材料を埋め込むことによって太陽電池にＳＯ
ＩＦＥＴ素子を接続したことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001193937A JP2003007975A (ja) | 2001-06-27 | 2001-06-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001193937A JP2003007975A (ja) | 2001-06-27 | 2001-06-27 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003007975A true JP2003007975A (ja) | 2003-01-10 |
Family
ID=19032134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001193937A Pending JP2003007975A (ja) | 2001-06-27 | 2001-06-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003007975A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
2001
- 2001-06-27 JP JP2001193937A patent/JP2003007975A/ja active Pending
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